इंटेल एफपीजीए प्रोग्रामेबल एक्सेलेरेशन कार्ड एन3000 यूजर गाइड

परिचय

पृष्ठभूमि

वर्चुअलाइज्ड रेडियो एक्सेस नेटवर्क (vRAN) में Intel FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000 को सॉफ्टवेयर कार्यों को उचित रूप से शेड्यूल करने के लिए प्रेसिजन टाइम प्रोटोकॉल (PTP) टेलीकॉम स्लेव क्लॉक (T-TSC) के रूप में IEEE1588v2 के लिए समर्थन की आवश्यकता होती है। Intel® FPGA PAC N710 में Intel Ethernet Controller XL3000 IEEE1588v2 समर्थन प्रदान करता है। हालाँकि, FPGA डेटा पथ में जिटर होता है जो PTP प्रदर्शन को प्रभावित करता है। पारदर्शी घड़ी (T-TC) सर्किट जोड़ने से Intel FPGA PAC N3000 अपने FPGA आंतरिक विलंबता की भरपाई करने में सक्षम होता है और जिटर के प्रभावों को कम करता है, जो T-TSC को ग्रैंडमास्टर के दिन के समय (ToD) को कुशलतापूर्वक अनुमानित करने की अनुमति देता है।

उद्देश्य

ये परीक्षण ओपन रेडियो एक्सेस नेटवर्क (O-RAN) में IEEE3000v1588 स्लेव के रूप में Intel FPGA PAC N2 के उपयोग को मान्य करते हैं। यह दस्तावेज़ वर्णन करता है:

• परीक्षण व्यवस्था
• सत्यापन प्रक्रिया
• इंटेल FPGA PAC N3000 के FPGA पथ में पारदर्शी घड़ी तंत्र का प्रदर्शन मूल्यांकन
• इंटेल FPGA PAC N3000 का PTP प्रदर्शन पारदर्शी घड़ी का समर्थन करने वाले इंटेल FPGA PAC N3000 का प्रदर्शन है
  पारदर्शी क्लॉक के बिना इंटेल FPGA PAC N3000 के साथ-साथ विभिन्न ट्रैफिक स्थितियों और PTP कॉन्फ़िगरेशन के तहत एक अन्य ईथरनेट कार्ड XXV710 के साथ तुलना की गई।

विशेषताएँ और सीमाएँ

इंटेल FPGA PAC N3000 IEEE1588v2 समर्थन के लिए विशेषताएं और सत्यापन सीमाएँ निम्नलिखित हैं:

• प्रयुक्त सॉफ्टवेयर स्टैक: लिनक्स पीटीपी प्रोजेक्ट (PTP4l)
• निम्नलिखित दूरसंचार प्रो का समर्थन करता हैfiles:
  •  1588v2 (डिफ़ॉल्ट)
  • G.8265.1
  • G.8275.1
• दो-चरणीय PTP स्लेव घड़ी का समर्थन करता है।

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या उसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना किसी सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या दायित्व नहीं लेता है, सिवाय इसके कि इंटेल द्वारा लिखित रूप से सहमति व्यक्त की गई है। Intel ग्राहकों को सलाह दी जाती है कि किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।

• अंत-से-अंत मल्टीकास्ट मोड का समर्थन करता है।
• 128 हर्ट्ज तक की पीटीपी संदेश विनिमय आवृत्ति का समर्थन करता है।
  • यह सत्यापन योजना की एक सीमा है और ग्रैंडमास्टर को नियोजित किया गया है। PTP संदेशों के लिए 128 पैकेट प्रति सेकंड से अधिक PTP कॉन्फ़िगरेशन संभव हो सकता है।
• सत्यापन सेटअप में प्रयुक्त Cisco* Nexus* 93180YC-FX स्विच की सीमाओं के कारण, iperf3 ट्रैफ़िक स्थितियों के अंतर्गत प्रदर्शन परिणाम 8 Hz की PTP संदेश विनिमय दर को संदर्भित करते हैं।
• एनकैप्सुलेशन समर्थन:
  • L2 (रॉ ईथरनेट) और L3 (UDP/IPv4/IPv6) पर परिवहन
    टिप्पणी: इस दस्तावेज़ में, सभी परिणाम एकल 25Gbps ईथरनेट लिंक का उपयोग करते हैं।

उपकरण और ड्राइवर संस्करण

औजार	संस्करण
बायोस	इंटेल सर्वर बोर्ड S2600WF 00.01.0013
OS	सेंटोस 7.6
गुठली	कर्नेल-आरटी-3.10.0-693.2.2.rt56.623.el7.src.
डेटा प्लेन डेवलपमेंट किट (DPDK)	18.08
इंटेल सी कंपाइलर	19.0.3
इंटेल XL710 ड्राइवर (i40e ड्राइवर)	2.8.432.9.21
पीटीपी4l	2.0
आईएक्सएक्सप्लोरर	8.51.1800.7 ईए-पैच1
lperf3	3.0.11
ट्रैफजेन	नेटस्निफ-एनजी 0.6.6 टूलकिट

 IXIA ट्रैफ़िक टेस्ट

इंटेल FPGA PAC N3000 के लिए PTP प्रदर्शन बेंचमार्क का पहला सेट नेटवर्क और PTP अनुरूपता परीक्षण के लिए IXIA* समाधान का उपयोग करता है। IXIA XGS2 चेसिस बॉक्स में एक IXIA 40 PORT NOVUS-R100GE8Q28 कार्ड और IxExplorer शामिल है जो एक 3000 Gbps डायरेक्ट ईथरनेट कनेक्शन पर DUT (Intel FPGA PAC N25) के लिए वर्चुअल PTP ग्रैंडमास्टर सेट अप करने के लिए एक ग्राफ़िकल इंटरफ़ेस प्रदान करता है। नीचे दिया गया ब्लॉक आरेख IXIA-आधारित बेंचमार्क के लिए लक्षित परीक्षण टोपोलॉजी को दर्शाता है। सभी परिणाम इनग्रेस ट्रैफ़िक परीक्षणों के लिए IXIA-जनरेटेड ट्रैफ़िक का उपयोग करते हैं और इनग्रेस ट्रैफ़िक परीक्षणों के लिए Intel FPGA PAC N3000 होस्ट पर ट्रैफ़जेन टूल का उपयोग करते हैं, जहाँ इनग्रेस या इनग्रेस दिशा हमेशा DUT (Intel FPGA PAC N3000) होस्ट के दृष्टिकोण से होती है। दोनों मामलों में, औसत ट्रैफ़िक दर 24 Gbps है। यह परीक्षण सेटअप T-TC तंत्र सक्षम होने पर Intel FPGA PAC N3000 के PTP प्रदर्शन का आधारभूत लक्षण वर्णन प्रदान करता है, साथ ही ITU-T G.3000 PTP प्रो के तहत गैर-TC Intel FPGA PAC N8275.1 फ़ैक्टरी छवि से इसकी तुलना करता है।file.

IXIA वर्चुअल ग्रैंडमास्टर के अंतर्गत इंटेल FPGA PAC N3000 ट्रैफिक परीक्षण के लिए टोपोलॉजी

IXIA ट्रैफ़िक परीक्षण परिणाम

निम्नलिखित विश्लेषण TC-सक्षम Intel FPGA PAC N3000 के PTP प्रदर्शन को प्रवेश और निकास ट्रैफ़िक स्थितियों के तहत कैप्चर करता है। इस अनुभाग में, PTP प्रदर्शनfile सभी यातायात परीक्षणों और डेटा संग्रहण के लिए G.8275.1 को अपनाया गया है।

मास्टर ऑफसेट का परिमाण

निम्नलिखित चित्र इंटेल FPGA PAC N4 होस्ट के PTP3000l स्लेव क्लाइंट द्वारा प्रवेश, निकास और द्विदिशीय यातायात (औसत थ्रूपुट 24.4Gbps) के अंतर्गत व्यतीत समय के फलन के रूप में देखे गए मास्टर ऑफसेट के परिमाण को दर्शाता है।

माध्य पथ विलंब (एमपीडी)

निम्न चित्र में औसत पथ विलंब दिखाया गया है, जैसा कि PTP4 स्लेव द्वारा गणना की गई है जो उपरोक्त चित्र के समान परीक्षण के लिए Intel FPGA PAC N3000 को नेटवर्क इंटरफ़ेस कार्ड के रूप में उपयोग करता है। तीनों ट्रैफ़िक परीक्षणों में से प्रत्येक की कुल अवधि कम से कम 16 घंटे है।

निम्न तालिका में तीन ट्रैफ़िक परीक्षणों का सांख्यिकीय विश्लेषण सूचीबद्ध है। चैनल क्षमता के करीब ट्रैफ़िक लोड के तहत, इंटेल FPGA PAC N4 का उपयोग करने वाला PTP3000l स्लेव सभी ट्रैफ़िक परीक्षणों के लिए IXIA के वर्चुअल ग्रैंडमास्टर के लिए अपने चरण ऑफ़सेट को 53 ns के भीतर बनाए रखता है। इसके अलावा, मास्टर ऑफ़सेट परिमाण का मानक विचलन 5 ns से कम है।

पीटीपी प्रदर्शन पर सांख्यिकीय विवरण

G.8275.1 पीटीपी प्रोfile	प्रवेश ट्रैफ़िक (24Gbps)	निकास ट्रैफ़िक (24Gbps)	द्विदिश ट्रैफ़िक (24Gbps)
आरएमएस	6.35 एनएस	8.4 एनएस	9.2 एनएस
मानक विचलन (abs(अधिकतम) ऑफसेट का)	3.68 एनएस	3.78 एनएस	4.5 एनएस
मानक विचलन (एमपीडी का)	1.78 एनएस	2.1 एनएस	2.38 एनएस
अधिकतम ऑफसेट	36 एनएस	33 एनएस	53 एनएस

 

निम्नलिखित आंकड़े विभिन्न PTP एनकैप्सुलेशन के लिए 16 घंटे लंबे 24 Gbps द्विदिशीय ट्रैफ़िक परीक्षण के तहत मास्टर ऑफ़सेट और औसत पथ विलंब (MPD) के परिमाण को दर्शाते हैं। इन आंकड़ों में बाएँ ग्राफ़ IPv4/UDP एनकैप्सुलेशन के तहत PTP बेंचमार्क को संदर्भित करते हैं, जबकि दाएँ ग्राफ़ का PTP मैसेजिंग एनकैप्सुलेशन L2 (रॉ ईथरनेट) में है। PTP4l स्लेव प्रदर्शन काफी हद तक समान है, सबसे खराब स्थिति में मास्टर ऑफ़सेट परिमाण IPv53/UDP और L45 एनकैप्सुलेशन के लिए क्रमशः 4 ns और 2 ns है। परिमाण ऑफ़सेट का मानक विचलन IPv4.49/UDP और L4.55 एनकैप्सुलेशन के लिए क्रमशः 4 ns और 2 ns है।

मास्टर ऑफसेट का परिमाण

निम्नलिखित आंकड़ा 24 Gbps द्विदिश ट्रैफ़िक, IPv4 (बाएं) और L2 (दाएं) एनकैप्सुलेशन, G8275.1 प्रो के तहत मास्टर ऑफ़सेट की परिमाण को दर्शाता हैfile.

माध्य पथ विलंब (एमपीडी)

निम्नलिखित चित्र 3000 Gbps द्विदिशीय ट्रैफ़िक, IPv4 (बाएं) और L24 (दाएं) एनकैप्सुलेशन, G4 प्रो के तहत Intel FPGA PAC N2 होस्ट PTP8275.1l स्लेव के औसत पथ विलंब को दर्शाता हैfile.

एमपीडी का निरपेक्ष मान पीटीपी संगतता का स्पष्ट संकेत नहीं है, क्योंकि यह केबल की लंबाई, डेटा पथ विलंबता आदि पर निर्भर करता है; हालांकि, कम एमपीडी विविधताओं (आईपीवी2.381 और एल2.377 मामले के लिए क्रमशः 4 एनएस और 2 एनएस) को देखने से यह स्पष्ट हो जाता है कि पीटीपी एमपीडी गणना दोनों एनकैप्सुलेशन में लगातार सटीक है। यह दोनों एनकैप्सुलेशन मोड में पीटीपी प्रदर्शन की संगतता की पुष्टि करता है। एल2 ग्राफ (उपरोक्त आकृति में, दाहिने ग्राफ) में गणना की गई एमपीडी में स्तर परिवर्तन लागू ट्रैफ़िक के वृद्धिशील प्रभाव के कारण है। सबसे पहले, चैनल निष्क्रिय होता है (एमपीडी आरएमएस 55.3 एनएस है), फिर प्रवेश ट्रैफ़िक लागू किया जाता है (दूसरा वृद्धिशील चरण, एमपीडी आरएमएस 85.44 एनएस निम्नलिखित आंकड़े मास्टर ऑफ़सेट की परिमाण और द्विदिशीय ट्रैफ़िक परीक्षण के परिकलित MPD को ओवरले करते हैं, जो T-TC तंत्र के साथ Intel FPGA PAC N108.98 का उपयोग करने वाले PTP4l स्लेव के साथ-साथ TC कार्यक्षमता के बिना Intel FPGA PACN3000 का उपयोग करने वाले दूसरे स्लेव पर लागू होता है। T-TC Intel FPGA PAC N3000 परीक्षण (नारंगी) समय शून्य से शुरू होते हैं, जबकि PTP परीक्षण जो गैर-TC Intel FPGA PAC N3000 (नीला) का उपयोग करता है, T = 3000 सेकंड के आसपास शुरू होता है।

मास्टर ऑफसेट का परिमाण

निम्नलिखित आंकड़ा इनग्रेस ट्रैफ़िक (24 Gbps) के तहत मास्टर ऑफ़सेट की परिमाण को दर्शाता है, TTC समर्थन के साथ और बिना, G.8275.1 प्रोfile.

ऊपर दिए गए चित्र में, ट्रैफ़िक के तहत TC-सक्षम Intel FPGA PAC N3000 का PTP प्रदर्शन पहले 3000 सेकंड के लिए गैर-TC Intel FPGA PAC N2300 के समान है। Intel FPGA PAC N3000 में T-TC तंत्र की प्रभावशीलता परीक्षण के खंड (2300वें सेकंड के बाद) में हाइलाइट की गई है, जहाँ दोनों कार्ड के इंटरफ़ेस पर समान ट्रैफ़िक लोड लागू किया जाता है। इसी तरह नीचे दिए गए चित्र में, चैनल पर ट्रैफ़िक लागू करने से पहले और बाद में MPD गणनाएँ देखी गई हैं। T-TC तंत्र की प्रभावशीलता पैकेट के निवास समय की भरपाई करने में हाइलाइट की गई है जो 25G और 40G MAC के बीच FPGA पथ के माध्यम से पैकेट विलंबता है।

माध्य पथ विलंब (एमपीडी)

निम्नलिखित आंकड़ा इंटेल FPGA PAC N3000 होस्ट PTP4l स्लेव के इनग्रेस ट्रैफ़िक (24 Gbps) के तहत औसत पथ विलंब को दर्शाता है, T-TC समर्थन के साथ और बिना, G.8275.1 प्रोfile.

ये आंकड़े PTP4l स्लेव के सर्वो एल्गोरिदम को दर्शाते हैं, TC के निवास समय सुधार के कारण, हम औसत पथ विलंब गणनाओं में छोटे अंतर देखते हैं। इसलिए, मास्टर ऑफ़सेट सन्निकटन पर विलंब उतार-चढ़ाव का प्रभाव कम हो जाता है। निम्न तालिका PTP प्रदर्शन पर सांख्यिकीय विश्लेषण सूचीबद्ध करती है, जिसमें मास्टर ऑफ़सेट का RMS और मानक विचलन, औसत पथ विलंब का मानक विचलन, साथ ही T-TC समर्थन के साथ और बिना Intel FPGA PAC N3000 के लिए सबसे खराब स्थिति वाला मास्टर ऑफ़सेट शामिल है।

इनग्रेस ट्रैफ़िक के अंतर्गत PTP प्रदर्शन पर सांख्यिकीय विवरण

इनग्रेस ट्रैफ़िक (24Gbps) G.8275.1 PTP प्रोfile	इंटेल FPGA PAC N3000 T-TC के साथ	इंटेल FPGA PAC N3000 बिना T-TC
आरएमएस	6.34 एनएस	40.5 एनएस
मानक विचलन (abs(अधिकतम) ऑफसेट का)	3.65 एनएस	15.5 एनएस
मानक विचलन (एमपीडी का)	1.79 एनएस	18.1 एनएस
अधिकतम ऑफसेट	34 एनएस	143 एनएस

TC समर्थित Intel FPGA PAC N3000 की गैर-TC संस्करण से सीधी तुलना
यह दर्शाता है कि किसी भी सांख्यिकीय के संबंध में पीटीपी प्रदर्शन 4x से 6x कम है
मेट्रिक्स (सबसे खराब स्थिति, RMS या मास्टर ऑफ़सेट का मानक विचलन)। सबसे खराब स्थिति
T-TC Intel FPGA PAC N8275.1 के G.3000 PTP कॉन्फ़िगरेशन के लिए मास्टर ऑफ़सेट 34 है
चैनल बैंडविड्थ (24.4Gbps) की सीमा पर प्रवेश यातायात की स्थिति के तहत ns।

lperf3 ट्रैफ़िक टेस्ट

यह खंड इंटेल FPGA PAC N3 के PTP प्रदर्शन का और अधिक मूल्यांकन करने के लिए iperf3000 ट्रैफ़िक बेंचमार्किंग परीक्षण का वर्णन करता है। सक्रिय ट्रैफ़िक स्थितियों का अनुकरण करने के लिए iperf3 टूल का उपयोग किया गया है। नीचे दिए गए चित्र में दिखाए गए iperf3 ट्रैफ़िक बेंचमार्क की नेटवर्क टोपोलॉजी में दो सर्वरों का कनेक्शन शामिल है, जिनमें से प्रत्येक एक DUT कार्ड (Intel FPGA PAC N3000 और XXV710) का उपयोग करता है, जो Cisco Nexus 93180YC FX स्विच से जुड़ा है। सिस्को स्विच दो DUT PTP स्लेव और कैलनेक्स पैरागॉन-NEO ग्रैंडमास्टर के बीच बाउंड्री क्लॉक (T-BC) के रूप में कार्य करता है।

इंटेल FPGA PAC N3000 lperf3 ट्रैफ़िक परीक्षण के लिए नेटवर्क टोपोलॉजी

प्रत्येक DUT होस्ट पर PTP4l आउटपुट सेटअप में प्रत्येक स्लेव डिवाइस (Intel FPGA PAC N3000 और XXV710) के लिए PTP प्रदर्शन का डेटा माप प्रदान करता है। iperf3 ट्रैफ़िक परीक्षण के लिए, निम्नलिखित स्थितियाँ और कॉन्फ़िगरेशन सभी ग्राफ़ और प्रदर्शन विश्लेषण पर लागू होते हैं:

• 17 Gbps ट्रैफ़िक की समेकित बैंडविड्थ (TCP और UDP दोनों), या तो इग्रेस या इनग्रेस या Intel FPGA PAC N3000 के लिए द्विदिशात्मक।
• सिस्को नेक्सस 4YC-FX स्विच पर कॉन्फ़िगरेशन सीमा के कारण, PTP पैकेटों का IPv93180 एनकैप्सुलेशन।
• सिस्को नेक्सस 8YC-FX स्विच पर कॉन्फ़िगरेशन सीमा के कारण PTP संदेश विनिमय दर 93180 पैकेट/सेकेंड तक सीमित है।

perf3 ट्रैफ़िक परीक्षण परिणाम

निम्नलिखित विश्लेषण इंटेल FPGA PAC N3000 और XXV710 कार्ड के प्रदर्शन को दर्शाता है, जो दोनों एक साथ T-BC सिस्को स्विच के माध्यम से PTP स्लेव (T-TSC) कैल्नेक्स पैरागॉन NEO ग्रैंडमास्टर के नेटवर्क इंटरफेस कार्ड के रूप में कार्य करते हैं।

निम्नलिखित आंकड़े इंटेल FPGA PAC N3000 के साथ T-TC और XXV710 कार्ड का उपयोग करके तीन अलग-अलग ट्रैफ़िक परीक्षणों के लिए समय के साथ मास्टर ऑफ़सेट और MPD की परिमाण को दर्शाते हैं। दोनों कार्डों में, द्विदिश ट्रैफ़िक का PTP4l प्रदर्शन पर सबसे बड़ा प्रभाव पड़ता है। ट्रैफ़िक परीक्षण अवधि 10 घंटे लंबी है। निम्नलिखित आंकड़ों में, ग्राफ़ की पूंछ समय पर एक बिंदु को चिह्नित करती है जहाँ ट्रैफ़िक रुक जाता है और निष्क्रिय चैनल के कारण PTP मास्टर ऑफ़सेट की परिमाण अपने निम्न स्तर पर चली जाती है।

इंटेल FPGA PAC N3000 के लिए मास्टर ऑफसेट का परिमाण

निम्नलिखित चित्र T TC, अंतर्ग्रहण, निकास और द्विदिश iperf3000 यातायात के साथ Intel FPGA PAC N3 के लिए औसत पथ विलंब दर्शाता है।

इंटेल FPGA PAC N3000 के लिए माध्य पथ विलंब (MPD)

निम्नलिखित चित्र T TC, अंतर्ग्रहण, निकास और द्विदिश iperf3000 यातायात के साथ Intel FPGA PAC N3 के लिए औसत पथ विलंब दर्शाता है।

XXV710 के लिए मास्टर ऑफसेट का परिमाण

निम्नलिखित चित्र XXV710 के लिए प्रवेश, निकास और द्विदिश iperf3 यातायात के अंतर्गत मास्टर ऑफसेट की परिमाण को दर्शाता है।

XXV710 के लिए माध्य पथ विलंब (एमपीडी)

निम्नलिखित चित्र XXV710 के लिए प्रवेश, निकास और द्विदिश iperf3 यातायात के अंतर्गत औसत पथ विलंब दर्शाता है।

इंटेल FPGA PAC N3000 PTP प्रदर्शन के संबंध में, किसी भी ट्रैफ़िक स्थिति के तहत सबसे खराब मास्टर ऑफ़सेट 90 ns के भीतर है। जबकि समान द्विदिश ट्रैफ़िक स्थितियों के तहत, इंटेल FPGA PAC N3000 मास्टर ऑफ़सेट का RMS XXV5.6 कार्ड की तुलना में 710 गुना बेहतर है।

	इंटेल FPGA PAC N3000			XXV710 कार्ड
	प्रवेश यातायात10जी	निकास यातायात 18G	द्विदिशीय यातायात18जी	प्रवेश यातायात18जी	निकास यातायात 10G	द्विदिशीय यातायात18जी
आरएमएस	27.6 एनएस	14.2 एनएस	27.2 एनएस	93.96 एनएस	164.2 एनएस	154.7 एनएस
मानक विचलन (abs(अधिकतम) ऑफसेट का)	9.8 एनएस	8.7 एनएस	14.6 एनएस	61.2 एनएस	123.8 एनएस	100 एनएस
मानक विचलन (एमपीडी का)	21.6 एनएस	9.2 एनएस	20.6 एनएस	55.58 एनएस	55.3 एनएस	75.9 एनएस
अधिकतम ऑफसेट	84 एनएस	62 एनएस	90 एनएस	474 एनएस	1,106 एनएस	958 एनएस

उल्लेखनीय रूप से, इंटेल FPGA PAC N3000 के मास्टर ऑफसेट का मानक विचलन कम है,
XXV5 कार्ड की तुलना में कम से कम 710 गुना कम, यह दर्शाता है कि PTP का अनुमान
ग्रैंडमास्टर घड़ी यातायात के तहत विलंबता या शोर भिन्नता के प्रति कम संवेदनशील है
इंटेल FPGA पीएसी N3000.
पृष्ठ 5 पर दिए गए IXIA ट्रैफ़िक टेस्ट परिणाम की तुलना में, सबसे खराब स्थिति का परिमाण
T-TC सक्षम इंटेल FPGA PAC N3000 के साथ मास्टर ऑफ़सेट अधिक दिखाई देता है। इसके अलावा
नेटवर्क टोपोलॉजी और चैनल बैंडविड्थ में अंतर, यह इंटेल के कारण है
FPGA PAC N3000 को G.8275.1 PTP प्रो के तहत कैप्चर किया जा रहा हैfile (16 हर्ट्ज सिंक दर), जबकि
इस मामले में सिंक संदेश दर 8 पैकेट प्रति सेकंड पर सीमित है।

मास्टर ऑफसेट तुलना का परिमाण

निम्नलिखित आंकड़ा द्विदिश iperf3 ट्रैफ़िक के अंतर्गत मास्टर ऑफ़सेट तुलना की परिमाण को दर्शाता है।

माध्य पथ विलंब (एमपीडी) तुलना

निम्नलिखित चित्र द्विदिश iperf3 यातायात के अंतर्गत औसत पथ विलंब तुलना दर्शाता है।

इंटेल FPGA PAC N3000 का बेहतर PTP प्रदर्शन, जब XXV710 कार्ड से तुलना की जाती है, तो प्रत्येक लक्षित यातायात परीक्षण में XXV710 और इंटेल FPGA PAC N3000 के लिए गणना किए गए औसत पथ विलंब (MPD) के स्पष्ट रूप से उच्च विचलन द्वारा भी समर्थित होता है, उदाहरण के लिएampले द्विदिश iperf3 ट्रैफ़िक। प्रत्येक MPD मामले में औसत मूल्य को अनदेखा करें, जो कई कारणों से भिन्न हो सकता है, जैसे कि अलग-अलग ईथरनेट केबल और अलग-अलग कोर विलंबता। XXV710 कार्ड के लिए मूल्यों में देखी गई असमानता और स्पाइक इंटेल FPGA PAC N3000 में मौजूद नहीं है।

8 लगातार मास्टर ऑफसेट की आरएमएस तुलना

निष्कर्ष

QSFP28 (25G MAC) और Intel XL710 (40G MAC) के बीच FPGA डेटा पथ एक परिवर्तनशील पैकेट विलंबता जोड़ता है जो PTP स्लेव की सन्निकटन सटीकता को प्रभावित करता है। Intel FPGA PAC N3000 के FPGA सॉफ्ट लॉजिक में ट्रांसपेरेंट क्लॉक (T-TC) समर्थन जोड़ने से एनकैप्सुलेटेड PTP संदेशों के सुधार क्षेत्र में इसके निवास समय को जोड़कर इस पैकेट विलंबता की क्षतिपूर्ति होती है। परिणाम पुष्टि करते हैं कि T-TC तंत्र PTP4l स्लेव के सटीकता प्रदर्शन को बेहतर बनाता है।

इसके अलावा, पृष्ठ 5 पर IXIA ट्रैफ़िक परीक्षण परिणाम दिखाते हैं कि FPGA डेटा पथ में T-TC समर्थन, T-TC समर्थन के बिना Intel FPGA PAC N4 की तुलना में PTP प्रदर्शन को कम से कम 3000 गुना बढ़ाता है। T-TC के साथ Intel FPGA PAC N3000 चैनल क्षमता (53 Gbps) की सीमा पर प्रवेश, निकास या द्विदिश ट्रैफ़िक लोड के तहत 25 ns का सबसे खराब-मामला मास्टर ऑफ़सेट प्रस्तुत करता है। इसलिए, T-TC समर्थन के साथ, Intel FPGA PAC N3000 PTP प्रदर्शन अधिक सटीक और शोर भिन्नताओं के प्रति कम प्रवण होता है।

पृष्ठ 3 पर lperf10 ट्रैफ़िक परीक्षण में, T-TC सक्षम Intel FPGA PAC N3000 के PTP प्रदर्शन की तुलना XXV710 कार्ड से की गई है। इस परीक्षण ने Intel FPGA PAC N4 और XXV3000 कार्ड के दो होस्ट के बीच आदान-प्रदान किए जाने वाले प्रवेश या निकास ट्रैफ़िक के तहत दोनों स्लेव क्लॉक के लिए PTP710l डेटा कैप्चर किया। Intel FPGA PAC N3000 में देखा गया सबसे खराब मास्टर ऑफ़सेट XXV5 कार्ड की तुलना में कम से कम 710 गुना कम है। साथ ही, कैप्चर किए गए ऑफ़सेट का मानक विचलन यह भी साबित करता है कि Intel FPGA PAC N3000 का T-TC समर्थन ग्रैंडमास्टर की घड़ी के सहज अनुमान की अनुमति देता है।

इंटेल FPGA PAC N3000 के PTP प्रदर्शन को और अधिक प्रमाणित करने के लिए, संभावित परीक्षण विकल्पों में शामिल हैं:

• विभिन्न पीटीपी प्रो के तहत सत्यापनfileएक से अधिक ईथरनेट लिंक के लिए गति और संदेश दरें।
• पृष्ठ 3 पर lperf10 ट्रैफिक टेस्ट का मूल्यांकन, अधिक उन्नत स्विच के साथ जो उच्च PTP संदेश दर की अनुमति देता है।
• जी.8273.2 अनुरूपता परीक्षण के अंतर्गत टी-एससी कार्यशीलता और इसकी पीटीपी समय सटीकता का मूल्यांकन।

IEEE 1588 V2 टेस्ट के लिए दस्तावेज़ संशोधन इतिहास

 

दस्तावेज़ संस्करण	परिवर्तन
2020.05.30	प्रारंभिक रिहाई।

 

दस्तावेज़ / संसाधन

इंटेल FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000 [पीडीएफ] उपयोगकर्ता गाइड FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड, N3000, प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000, FPGA प्रोग्रामेबल एक्सेलेरेशन कार्ड N3000, FPGA, IEEE 1588 V2 टेस्ट

संदर्भ

• उपयोगकर्ता पुस्तिका