Guida per l'utente della scheda di accelerazione programmabile intel FPGA N3000

Introduzione

Sfondo

La scheda di accelerazione programmabile Intel FPGA N3000 in una rete di accesso radio virtualizzata (vRAN) richiede il supporto per IEEE1588v2 come Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) per pianificare le attività software in modo appropriato. Il controller Intel Ethernet XL710 in Intel® FPGA PAC N3000 fornisce il supporto IEEE1588v2. Tuttavia, il percorso dati FPGA introduce jitter che influisce sulle prestazioni PTP. L'aggiunta di un circuito di clock trasparente (T-TC) consente all'Intel FPGA PAC N3000 di compensare la sua latenza interna FPGA e mitiga gli effetti del jitter, che consente al T-TSC di approssimare l'ora del giorno (ToD) del Grandmaster in modo efficiente.

Obiettivo

Questi test convalidano l'uso di Intel FPGA PAC N3000 come slave IEEE1588v2 in Open Radio Access Network (O-RAN). Questo documento descrive:

• Configurazione di prova
• Processo di verifica
• Valutazione delle prestazioni del meccanismo di clock trasparente nel percorso FPGA di Intel FPGA PAC N3000
• Prestazioni PTP dell'Intel FPGA PAC N3000 Le prestazioni dell'Intel FPGA PAC N3000 che supporta il clock trasparente sono
  confrontato con l'Intel FPGA PAC N3000 senza orologio trasparente e con un'altra scheda Ethernet XXV710 in varie condizioni di traffico e configurazioni PTP.

Caratteristiche e limitazioni

Le funzionalità e le limitazioni di convalida per il supporto Intel FPGA PAC N3000 IEEE1588v2 sono le seguenti:

• Stack software utilizzato: Linux PTP Project (PTP4l)
• Supporta i seguenti telecom profiles:
  •  1588v2 (impostazione predefinita)
  • G.8265.1
  • G.8275.1
• Supporta l'orologio slave PTP a due fasi.

Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.

• Supporta la modalità multicast end-to-end.
• Supporta la frequenza di scambio di messaggi PTP fino a 128 Hz.
  • Questa è una limitazione del piano di convalida e del Grandmaster impiegato. Potrebbero essere possibili configurazioni PTP superiori a 128 pacchetti al secondo per i messaggi PTP.
• A causa delle limitazioni dello switch Cisco* Nexus* 93180YC-FX utilizzato nella configurazione della convalida, i risultati delle prestazioni in condizioni di traffico iperf3 si riferiscono a una velocità di scambio dei messaggi PTP di 8 Hz.
• Supporto per l'incapsulamento:
  • Trasporto su L2 (Raw Ethernet) e L3 (UDP/IPv4/IPv6)
    Nota: In questo documento, tutti i risultati utilizzano un singolo collegamento Ethernet a 25 Gbps.

Strumenti e versioni dei driver

 Prova di traffico IXIA

La prima serie di benchmark delle prestazioni PTP per Intel FPGA PAC N3000 utilizza una soluzione IXIA* per i test di conformità di rete e PTP. Lo chassis box IXIA XGS2 include una scheda IXIA 40 PORT NOVUS-R100GE8Q28 e IxExplorer che fornisce un'interfaccia grafica per configurare un Grandmaster PTP virtuale al DUT (Intel FPGA PAC N3000) su una singola connessione Ethernet diretta a 25 Gbps. Il diagramma a blocchi seguente illustra la topologia di test mirata per i benchmark basati su IXIA. Tutti i risultati utilizzano il traffico generato da IXIA per i test del traffico in ingresso e utilizzano lo strumento trafgen sull'host Intel FPGA PAC N3000 per i test del traffico in uscita, dove la direzione di ingresso o uscita è sempre dal punto di vista del DUT (Intel FPGA PAC N3000 ) ospite. In entrambi i casi, la velocità media del traffico è di 24 Gbps. Questa configurazione di test fornisce una caratterizzazione di base delle prestazioni PTP di Intel FPGA PAC N3000 con il meccanismo T-TC abilitato, nonché un confronto con l'immagine di fabbrica Intel FPGA PAC N3000 non TC sotto ITU-T G.8275.1 PTP profile.

Topologia per Intel FPGA PAC N3000 Traffic Tests sotto IXIA Virtual Grandmaster

Risultato del test del traffico IXIA

La seguente analisi acquisisce le prestazioni PTP dell'Intel FPGA PAC N3000 abilitato per TC in condizioni di traffico in entrata e in uscita. In questa sezione, il PTP profile G.8275.1 è stato adottato per tutti i test sul traffico e la raccolta dei dati.

Entità dell'offset principale

La figura seguente mostra l'entità dell'offset master osservato dal client slave PTP4l dell'host Intel FPGA PAC N3000 in funzione del tempo trascorso con traffico in ingresso, in uscita e bidirezionale (throughput medio di 24.4 Gbps).

Ritardo medio del percorso (MPD)

La figura seguente mostra il ritardo medio del percorso, calcolato dallo slave PTP4 che utilizza Intel FPGA PAC N3000 come scheda di interfaccia di rete, per lo stesso test della figura precedente. La durata complessiva di ciascuna delle tre prove di traffico è di almeno 16 ore.

La tabella seguente elenca l'analisi statistica dei tre test sul traffico. Sotto un carico di traffico vicino alla capacità del canale, lo slave PTP4l che utilizza l'Intel FPGA PAC N3000 mantiene il suo offset di fase rispetto al grandmaster virtuale dell'IXIA entro 53 ns per tutti i test di traffico. Inoltre, la deviazione standard dell'ampiezza dell'offset principale è inferiore a 5 ns.

Dettagli statistici sulle prestazioni PTP

Le seguenti cifre rappresentano l'entità dell'offset principale e del ritardo del percorso medio (MPD), in un test di traffico bidirezionale a 16 Gbps della durata di 24 ore per diversi incapsulamenti PTP. I grafici a sinistra in queste figure si riferiscono ai benchmark PTP sotto l'incapsulamento IPv4/UDP, mentre l'incapsulamento della messaggistica PTP dei grafici a destra è in L2 (raw Ethernet). Le prestazioni dello slave PTP4l sono abbastanza simili, l'ampiezza dell'offset del master nel caso peggiore è rispettivamente di 53 ns e 45 ns per l'incapsulamento IPv4/UDP e L2. La deviazione standard dell'offset di grandezza è 4.49 ns e 4.55 ns per l'incapsulamento IPv4/UDP e L2, rispettivamente.

Entità dell'offset principale

La figura seguente mostra l'entità dell'offset master con traffico bidirezionale a 24 Gbps, incapsulamento IPv4 (a sinistra) e L2 (a destra), G8275.1 Profile.

Ritardo medio del percorso (MPD)

La figura seguente mostra il ritardo medio del percorso di Intel FPGA PAC N3000 host PTP4l slave con traffico bidirezionale a 24 Gbps, incapsulamento IPv4 (a sinistra) e L2 (a destra), G8275.1 Profile.

I valori assoluti dell'MPD non sono un'indicazione chiara della coerenza PTP, in quanto dipende dalla lunghezza dei cavi, dalla latenza del percorso dati e così via; tuttavia, osservando le basse variazioni MPD (rispettivamente 2.381 ns e 2.377 ns per il caso IPv4 e L2) è ovvio che il calcolo PTP MPD è costantemente accurato in entrambi gli incapsulamenti. Verifica la coerenza delle prestazioni PTP in entrambe le modalità di incapsulamento. La variazione di livello nella MPD calcolata nel grafico L2 (nella figura sopra, grafico a destra) è dovuta all'effetto incrementale del traffico applicato. Innanzitutto, il canale è inattivo (MPD rms è 55.3 ns), quindi viene applicato il traffico in ingresso (seconda fase incrementale, MPD rms è 85.44 ns), seguito dal traffico in uscita simultaneo, ottenendo un MPD calcolato di 108.98 ns. Le seguenti cifre sovrappongono l'entità dell'offset master e l'MPD calcolato del test del traffico bidirezionale applicato sia a uno slave PTP4l che utilizza l'Intel FPGA PAC N3000 con meccanismo T-TC, sia a un altro che utilizza l'Intel FPGA PACN3000 senza TC funzionalità. I test T-TC Intel FPGA PAC N3000 (arancione) iniziano dal tempo zero, mentre il test PTP che utilizza l'Intel FPGA PAC N3000 non-TC (blu) inizia intorno a T = 2300 secondi.

Entità dell'offset principale

La figura seguente mostra l'entità dell'offset principale nel traffico in ingresso (24 Gbps), con e senza supporto TTC, G.8275.1 Profile.

Nella figura sopra, le prestazioni PTP dell'Intel FPGA PAC N3000 abilitato per TC sotto traffico sono simili a quelle dell'Intel FPGA PAC N3000 non TC per i primi 2300 secondi. L'efficacia del meccanismo T-TC nell'Intel FPGA PAC N3000 è evidenziata nel segmento di test (dopo il 2300° secondo) in cui viene applicato lo stesso carico di traffico alle interfacce di entrambe le schede. Analogamente nella figura seguente, i calcoli MPD vengono osservati prima e dopo l'applicazione del traffico sul canale. L'efficacia del meccanismo T-TC è evidenziata nel compensare il tempo di residenza dei pacchetti che è la latenza del pacchetto attraverso il percorso FPGA tra i MAC 25G e 40G.

Ritardo medio del percorso (MPD)

La figura seguente mostra il ritardo medio del percorso di Intel FPGA PAC N3000 host PTP4l slave con traffico in ingresso (24 Gbps), con e senza supporto T-TC, G.8275.1 Profile.

Queste cifre mostrano l'algoritmo del servo dello slave PTP4l, a causa della correzione del tempo di residenza del TC, vediamo piccole differenze nei calcoli del ritardo medio del percorso. Pertanto, l'impatto delle fluttuazioni di ritardo sull'approssimazione dell'offset principale è ridotto. La tabella seguente elenca l'analisi statistica sulle prestazioni PTP, che include l'RMS e la deviazione standard dell'offset del master, la deviazione standard del ritardo del percorso medio, nonché l'offset del master nel caso peggiore per l'Intel FPGA PAC N3000 con e senza T- Supporto TC.

Dettagli statistici sulle prestazioni PTP sotto il traffico in entrata

Un confronto diretto tra l'Intel FPGA PAC N3000 supportato da TC e la versione non TC
Mostra che le prestazioni PTP sono da 4 a 6 volte inferiori rispetto a qualsiasi dato statistico
metriche (caso peggiore, RMS o deviazione standard dell'offset principale). Il caso peggiore
l'offset principale per la configurazione PTP G.8275.1 di T-TC Intel FPGA PAC N3000 è 34
ns in condizioni di traffico in ingresso al limite della larghezza di banda del canale (24.4 Gbps).

Test del traffico lperf3

Questa sezione descrive il test di benchmarking del traffico iperf3 per valutare ulteriormente le prestazioni PTP dell'Intel FPGA PAC N3000. Lo strumento iperf3 è stato utilizzato per emulare le condizioni di traffico attivo. La topologia di rete dei benchmark di traffico iperf3, mostrata nella figura seguente, prevede la connessione di due server, ciascuno utilizzando una scheda DUT (Intel FPGA PAC N3000 e XXV710), allo switch Cisco Nexus 93180YC FX. Lo switch Cisco funge da Boundary Clock (T-BC) tra i due slave PTP DUT e il Calnex Paragon-NEO Grandmaster.

Topologia di rete per Intel FPGA PAC N3000 lperf3 Traffic Test

L'output PTP4l su ciascuno degli host DUT fornisce misurazioni dei dati delle prestazioni PTP per ciascun dispositivo slave nella configurazione (Intel FPGA PAC N3000 e XXV710). Per il test del traffico iperf3, le seguenti condizioni e configurazioni si applicano a tutti i grafici e all'analisi delle prestazioni:

• Larghezza di banda aggregata di traffico di 17 Gbps (sia TCP che UDP), in uscita o in ingresso o bidirezionale verso Intel FPGA PAC N3000.
• Incapsulamento IPv4 dei pacchetti PTP, a causa della limitazione della configurazione sullo switch Cisco Nexus 93180YC-FX.
• Tasso di scambio dei messaggi PTP limitato a 8 pacchetti/secondo, a causa della limitazione della configurazione sullo switch Cisco Nexus 93180YC-FX.

perf3 Risultato del test del traffico

L'analisi seguente cattura le prestazioni della scheda Intel FPGA PAC N3000 e XXV710, che agiscono entrambe contemporaneamente come scheda di interfaccia di rete degli slave PTP (T-TSC) Calnex Paragon NEO Grandmaster tramite lo switch Cisco T-BC.

Le figure seguenti mostrano l'entità dell'offset principale e dell'MPD nel tempo per tre diversi test di traffico utilizzando Intel FPGA PAC N3000 con scheda T-TC e XXV710. In entrambe le schede, il traffico bidirezionale ha l'effetto maggiore sulle prestazioni PTP4l. La durata del test del traffico è di 10 ore. Nelle figure seguenti, la coda del grafico segna un momento in cui il traffico si interrompe e l'entità dell'offset principale PTP scende ai suoi livelli bassi, a causa del canale inattivo.

Entità dell'offset principale per Intel FPGA PAC N3000

La figura seguente mostra il ritardo medio del percorso per Intel FPGA PAC N3000 con T TC, sotto il traffico in ingresso, in uscita e iperf3 bidirezionale.

Ritardo medio del percorso (MPD) per Intel FPGA PAC N3000

La figura seguente mostra il ritardo medio del percorso per Intel FPGA PAC N3000 con T TC, sotto il traffico in ingresso, in uscita e iperf3 bidirezionale.

Entità dell'offset principale per XXV710

La figura seguente mostra l'entità dell'offset principale per XXV710, sotto il traffico in ingresso, in uscita e iperf3 bidirezionale.

Ritardo medio del percorso (MPD) per XXV710

La figura seguente mostra il ritardo medio del percorso per XXV710, sotto il traffico in ingresso, in uscita e iperf3 bidirezionale.

Per quanto riguarda le prestazioni PTP dell'Intel FPGA PAC N3000, l'offset master nel caso peggiore in qualsiasi condizione di traffico è entro 90 ns. Nelle stesse condizioni di traffico bidirezionale, l'RMS dell'offset master Intel FPGA PAC N3000 è 5.6 volte migliore di quello della scheda XXV710.

In particolare, l'offset principale dell'Intel FPGA PAC N3000 ha una deviazione standard inferiore,
almeno 5 volte inferiore rispetto alla scheda XXV710, significa che l'approssimazione PTP di
L'orologio Grandmaster è meno sensibile alla latenza o alle variazioni di rumore sotto il traffico nel
Intel FPGAPAC N3000.
Rispetto al risultato del test sul traffico IXIA a pagina 5, la grandezza del caso peggiore di
l'offset principale con un Intel FPGA PAC N3000 abilitato per T-TC appare più alto. Oltretutto
le differenze nella topologia di rete e nelle larghezze di banda dei canali, ciò è dovuto a Intel
FPGA PAC N3000 acquisito con un PTP pro G.8275.1file (frequenza di sincronizzazione 16 Hz), mentre
la frequenza dei messaggi di sincronizzazione in questo caso è limitata a 8 pacchetti al secondo.

Magnitudine del confronto dell'offset principale

La figura seguente mostra l'entità del confronto dell'offset principale con il traffico iperf3 bidirezionale.

Confronto del ritardo medio del percorso (MPD).

La figura seguente mostra il confronto del ritardo medio del percorso con il traffico iperf3 bidirezionale.

Le prestazioni PTP superiori dell'Intel FPGA PAC N3000, rispetto alla scheda XXV710, sono supportate anche dalla deviazione evidentemente maggiore del ritardo del percorso medio calcolato (MPD) per XXV710 e Intel FPGA PAC N3000 in ciascuno dei test di traffico target, per exampil traffico iperf3 bidirezionale. Ignora il valore medio in ciascun caso MPD, che può essere diverso a causa di una serie di motivi, ad esempio cavi Ethernet diversi e latenza del core diversa. La disparità osservata e il picco nei valori per la scheda XXV710 non sono presenti nell'Intel FPGA PAC N3000.

RMS di 8 Confronto Offset Master Consecutivo

Conclusione

Il percorso dati FPGA tra QSFP28 (25G MAC) e Intel XL710 (40G MAC) aggiunge una latenza di pacchetto variabile che influisce sulla precisione di approssimazione dello slave PTP. L'aggiunta del supporto Transparent Clock (T-TC) nella logica soft FPGA di Intel FPGA PAC N3000 fornisce la compensazione di questa latenza del pacchetto aggiungendo il suo tempo di residenza nel campo di correzione dei messaggi PTP incapsulati. I risultati confermano che il meccanismo T-TC migliora le prestazioni di accuratezza dello slave PTP4l.

Inoltre, il risultato del test del traffico IXIA a pagina 5 mostra che il supporto T-TC nel percorso dati FPGA migliora le prestazioni PTP di almeno 4 volte, rispetto all'Intel FPGA PAC N3000 senza supporto T-TC. L'Intel FPGA PAC N3000 con T-TC presenta un offset master nel caso peggiore di 53 ns con carichi di traffico in entrata, in uscita o bidirezionale al limite della capacità del canale (25 Gbps). Quindi, con il supporto T-TC, le prestazioni PTP Intel FPGA PAC N3000 sono più accurate e meno soggette a variazioni di rumore.

In lperf3 Traffic Test a pagina 10, le prestazioni PTP dell'Intel FPGA PAC N3000 con T-TC abilitato vengono confrontate con una scheda XXV710. Questo test ha acquisito i dati PTP4l per entrambi gli slave clock durante il traffico in ingresso o in uscita che viene scambiato tra i due host della scheda Intel FPGA PAC N3000 e XXV710. L'offset master nel caso peggiore osservato nell'Intel FPGA PAC N3000 è almeno 5 volte inferiore rispetto alla scheda XXV710. Inoltre, la deviazione standard degli offset acquisiti dimostra anche che il supporto T-TC dell'Intel FPGA PAC N3000 consente un'approssimazione più fluida del clock del Grandmaster.

Per convalidare ulteriormente le prestazioni PTP di Intel FPGA PAC N3000, le potenziali opzioni di test includono:

• Convalida sotto diversi PTP profiles e velocità dei messaggi per più di un collegamento Ethernet.
• Valutazione del test di traffico lperf3 a pagina 10 con uno switch più avanzato che consente velocità di messaggi PTP più elevate.
• Valutazione della funzionalità T-SC e della sua precisione di temporizzazione PTP ai sensi del test di conformità G.8273.2.

Cronologia delle revisioni del documento per il test IEEE 1588 V2

Documenti / Risorse

Scheda di accelerazione programmabile Intel FPGA N3000 [pdf] Guida utente Scheda di accelerazione programmabile FPGA, N3000, scheda di accelerazione programmabile N3000, scheda di accelerazione programmabile FPGA N3000, FPGA, test IEEE 1588 V2

Riferimenti

• Manuale d'uso