Guia d'usuari de la targeta d'acceleració programable intel FPGA N3000

Introducció

Fons

La targeta d'acceleració programable Intel FPGA N3000 en una xarxa d'accés de ràdio virtualitzada (vRAN) requereix suport per a IEEE1588v2 com a rellotges esclaus de telecomunicacions (PTP) Precision Time Protocol (T-TSC) per programar les tasques de programari adequadament. El controlador Intel Ethernet XL710 a Intel® FPGA PAC N3000 ofereix el suport IEEE1588v2. No obstant això, el camí de dades FPGA introdueix jitter que afecta el rendiment del PTP. L'addició d'un circuit de rellotge transparent (T-TC) permet a l'Intel FPGA PAC N3000 compensar la seva latència interna FPGA i mitigar els efectes de la fluctuació, cosa que permet que el T-TSC aproximi l'hora del dia (ToD) del Grandmaster de manera eficient.

Objectiu

Aquestes proves validen l'ús d'Intel FPGA PAC N3000 com a esclau IEEE1588v2 a Open Radio Access Network (O-RAN). Aquest document descriu:

• Prova de configuració
• Procés de verificació
• Avaluació del rendiment del mecanisme de rellotge transparent a la ruta FPGA d'Intel FPGA PAC N3000
• Rendiment PTP de l'Intel FPGA PAC N3000 El rendiment de l'Intel FPGA PAC N3000 que admet el rellotge transparent és
  en comparació amb l'Intel FPGA PAC N3000 sense rellotge transparent, així com amb una altra targeta Ethernet XXV710 en diverses condicions de trànsit i configuracions PTP.

Característiques i limitacions

Les característiques i limitacions de validació per al suport Intel FPGA PAC N3000 IEEE1588v2 són les següents:

• Pila de programari utilitzada: Linux PTP Project (PTP4l)
• Admet els següents professionals de telecomunicacionsfiles:
  •  1588v2 (per defecte)
  • G.8265.1
  • G.8275.1
• Admet el rellotge esclau PTP de dos passos.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.

• Admet el mode multicast d'extrem a extrem.
• Admet una freqüència d'intercanvi de missatges PTP de fins a 128 Hz.
  • Aquesta és una limitació del pla de validació i del Gran Mestre emprat. Poden ser possibles configuracions PTP superiors a 128 paquets per segon per als missatges PTP.
• A causa de les limitacions del commutador Cisco* Nexus* 93180YC-FX utilitzat a la configuració de validació, els resultats de rendiment en condicions de trànsit iperf3 fan referència a la taxa de canvi de missatges PTP de 8 Hz.
• Suport a l'encapsulació:
  • Transport per L2 (Ethernet brut) i L3 (UDP/IPv4/IPv6)
    Nota: En aquest document, tots els resultats utilitzen un únic enllaç Ethernet de 25 Gbps.

Eines i versions de controladors

Eines	Versió
BIOS	Placa de servidor Intel S2600WF 00.01.0013
OS	CentOS 7.6
Nucli	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit de desenvolupament del pla de dades (DPDK)	18.08
Compilador Intel C	19.0.3
Controlador Intel XL710 (controlador i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
tràfic	Kit d'eines Netsniff-ng 0.6.6

 Prova de trànsit IXIA

El primer conjunt de punts de referència de rendiment PTP per a Intel FPGA PAC N3000 utilitza una solució IXIA* per a proves de conformitat de xarxa i PTP. La caixa del xassís IXIA XGS2 inclou una targeta IXIA 40 PORT NOVUS-R100GE8Q28 i IxExplorer que proporciona una interfície gràfica per configurar un PTP Grandmaster virtual al DUT (Intel FPGA PAC N3000) mitjançant una única connexió Ethernet directa de 25 Gbps. El diagrama de blocs següent il·lustra la topologia de prova orientada per als punts de referència basats en IXIA. Tots els resultats utilitzen trànsit generat per IXIA per a les proves de trànsit d'entrada i utilitzen l'eina de trànsit a l'amfitrió Intel FPGA PAC N3000 per a les proves de trànsit de sortida, on la direcció d'entrada o sortida és sempre des de la perspectiva del DUT (Intel FPGA PAC N3000 ) amfitrió. En ambdós casos, la taxa de trànsit mitjana és de 24 Gbps. Aquesta configuració de prova proporciona una caracterització bàsica del rendiment PTP de l'Intel FPGA PAC N3000 amb el mecanisme T-TC habilitat, a més de comparar-lo amb la imatge de fàbrica Intel FPGA PAC N3000 que no és TC sota el ITU-T G.8275.1 PTP profile.

Topologia per a proves de trànsit Intel FPGA PAC N3000 sota IXIA Virtual Grandmaster

Resultat de la prova de trànsit IXIA

L'anàlisi següent captura el rendiment PTP de l'Intel FPGA PAC N3000 habilitat per TC en condicions de trànsit d'entrada i sortida. En aquesta secció, el PTP profile S'ha adoptat G.8275.1 per a totes les proves de trànsit i la recollida de dades.

Magnitud del Master Offset

La figura següent mostra la magnitud del desplaçament mestre observat pel client esclau PTP4l de l'amfitrió Intel FPGA PAC N3000 en funció del temps transcorregut sota el trànsit d'entrada, sortida i bidireccional (rendència mitjana de 24.4 Gbps).

Retard mitjà del camí (MPD)

La figura següent mostra el retard mitjà del camí, calculat per l'esclau PTP4 que utilitza l'Intel FPGA PAC N3000 com a targeta d'interfície de xarxa, per a la mateixa prova que la figura anterior. La durada total de cadascuna de les tres proves de trànsit és d'almenys 16 hores.

La taula següent mostra l'anàlisi estadística de les tres proves de trànsit. Sota una càrrega de trànsit propera a la capacitat del canal, l'esclau PTP4l que utilitza Intel FPGA PAC N3000 manté el seu desplaçament de fase amb el gran mestre virtual de l'IXIA en 53 ns per a totes les proves de trànsit. A més, la desviació estàndard de la magnitud de compensació mestra és inferior a 5 ns.

Detalls estadístics sobre el rendiment del PTP

G.8275.1 PTP Profile	Trànsit d'entrada (24 Gbps)	Trànsit de sortida (24 Gbps)	Trànsit bidireccional (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (de compensació abs (màxim))	3.68 ns	3.78 ns	4.5 ns
StdDev (de MPD)	1.78 ns	2.1 ns	2.38 ns
Desplaçament màxim	36 ns	33 ns	53 ns

 

Les xifres següents representen la magnitud del desplaçament mestre i el retard mitjà del camí (MPD), sota una prova de trànsit bidireccional de 16 Gbps de 24 hores de durada per a diferents encapsulaments PTP. Els gràfics de l'esquerra d'aquestes figures fan referència als punts de referència PTP sota encapsulació IPv4/UDP, mentre que l'encapsulació de missatgeria PTP dels gràfics de la dreta es troba a L2 (Ethernet brut). El rendiment de l'esclau PTP4l és força similar, la magnitud de compensació mestre en el pitjor dels casos és de 53 ns i 45 ns per a l'encapsulació IPv4/UDP i L2, respectivament. La desviació estàndard de la compensació de magnitud és de 4.49 ns i 4.55 ns per a l'encapsulació IPv4/UDP i L2, respectivament.

Magnitud del Master Offset

La figura següent mostra la magnitud del desplaçament principal sota el trànsit bidireccional de 24 Gbps, encapsulació IPv4 (esquerra) i L2 (dreta), G8275.1 Profile.

Retard mitjà del camí (MPD)

La figura següent mostra el retard mitjà del camí de l'esclau PTP3000l amfitrió Intel FPGA PAC N4 amb trànsit bidireccional de 24 Gbps, encapsulació IPv4 (esquerra) i L2 (dreta), G8275.1 Profile.

Els valors absoluts del MPD no són una indicació clara de la consistència del PTP, ja que depèn de la longitud dels cables, la latència del camí de dades, etc. tanmateix, tenint en compte les variacions de MPD baixes (2.381 ns i 2.377 ns per al cas IPv4 i L2, respectivament) fa obvi que el càlcul PTP MPD és constantment precís en ambdues encapsulaments. Verifica la coherència del rendiment de PTP en ambdós modes d'encapsulació. El canvi de nivell en el MPD calculat al gràfic L2 (a la figura anterior, gràfic de la dreta) es deu a l'efecte incremental del trànsit aplicat. En primer lloc, el canal està inactiu (MPD rms és de 55.3 ns), després s'aplica el trànsit d'entrada (segon pas incremental, MPD rms és de 85.44 ns), seguit del trànsit de sortida simultània, donant lloc a un MPD calculat de 108.98 ns. Les xifres següents superposen la magnitud de l'offset mestre i el MPD calculat de la prova de trànsit bidireccional aplicada tant a un esclau PTP4l que utilitza l'Intel FPGA PAC N3000 amb mecanisme T-TC, com a un altre que utilitza l'Intel FPGA PACN3000 sense TC. funcionalitat. Les proves T-TC Intel FPGA PAC N3000 (taronja) comencen des del temps zero, mentre que la prova PTP que utilitza l'Intel FPGA PAC N3000 que no és TC (blau) comença al voltant de T = 2300 segons.

Magnitud del Master Offset

La figura següent mostra la magnitud del desplaçament principal sota el trànsit d'entrada (24 Gbps), amb i sense suport TTC, G.8275.1 Profile.

A la figura anterior, el rendiment PTP de l'Intel FPGA PAC N3000 habilitat per TC sota trànsit és similar al que no és TC Intel FPGA PAC N3000 durant els primers 2300 segons. L'eficàcia del mecanisme T-TC a Intel FPGA PAC N3000 es destaca en el segment de prova (després del segon 2300) on s'aplica una càrrega de trànsit igual a les interfícies d'ambdues targetes. De la mateixa manera a la figura següent, els càlculs de MPD s'observen abans i després d'aplicar el trànsit al canal. L'eficàcia del mecanisme T-TC es destaca per compensar el temps de residència dels paquets, que és la latència del paquet a través del camí FPGA entre els MAC 25G i 40G.

Retard mitjà del camí (MPD)

La figura següent mostra el retard mitjà del camí de l'esclau PTP3000l de l'amfitrió Intel FPGA PAC N4 sota trànsit d'entrada (24 Gbps), amb i sense suport T-TC, G.8275.1 Profile.

Aquestes xifres mostren l'algoritme servo de l'esclau PTP4l, a causa de la correcció del temps de residència del TC, veiem petites diferències en els càlculs de retard mitjà del camí. Per tant, es redueix l'impacte de les fluctuacions del retard en l'aproximació de l'offset mestre. La taula següent enumera l'anàlisi estadística del rendiment del PTP, que inclou l'RMS i la desviació estàndard del desplaçament mestre, la desviació estàndard del retard mitjà del camí, així com el desplaçament mestre en el pitjor dels casos per a l'Intel FPGA PAC N3000 amb i sense T- Suport de TC.

Detalls estadístics sobre el rendiment del PTP sota trànsit d'entrada

Trànsit d'entrada (24 Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 amb T-TC	Intel FPGA PAC N3000 sense T-TC
RMS	6.34 ns	40.5 ns
StdDev (de compensació abs (màxim))	3.65 ns	15.5 ns
StdDev (de MPD)	1.79 ns	18.1 ns
Desplaçament màxim	34 ns	143 ns

Una comparació directa de l'Intel FPGA PAC N3000 compatible amb TC amb la versió no TC
Mostra que el rendiment del PTP és de 4 a 6 vegades inferior respecte a qualsevol de les estadístiques
mètriques (el pitjor dels casos, RMS o desviació estàndard de l'offset mestre). El pitjor dels casos
El desplaçament mestre per a la configuració PTP G.8275.1 de T-TC Intel FPGA PAC N3000 és 34
ns en condicions de trànsit d'entrada al límit de l'ample de banda del canal (24.4 Gbps).

Prova de trànsit lperf3

Aquesta secció descriu la prova de comparació de trànsit iperf3 per avaluar encara més el rendiment PTP de l'Intel FPGA PAC N3000. L'eina iperf3 s'ha utilitzat per emular les condicions actives del trànsit. La topologia de xarxa dels punts de referència de trànsit iperf3, que es mostra a la figura següent, implica la connexió de dos servidors, cadascun utilitzant una targeta DUT (Intel FPGA PAC N3000 i XXV710), al commutador Cisco Nexus 93180YC FX. L'interruptor de Cisco actua com a rellotge de límit (T-BC) entre els dos esclaus PTP DUT i el Calnex Paragon-NEO Grandmaster.

Topologia de xarxa per a la prova de trànsit Intel FPGA PAC N3000 lperf3

La sortida PTP4l de cadascun dels amfitrions DUT proporciona mesures de dades del rendiment de PTP per a cada dispositiu esclau de la configuració (Intel FPGA PAC N3000 i XXV710). Per a la prova de trànsit iperf3, les condicions i configuracions següents s'apliquen a tots els gràfics i a l'anàlisi de rendiment:

• Ample de banda de trànsit agregat de 17 Gbps (tant TCP com UDP), ja sigui de sortida o d'entrada o bidireccional a Intel FPGA PAC N3000.
• Encapsulació IPv4 de paquets PTP, a causa de la limitació de configuració del commutador Cisco Nexus 93180YC-FX.
• Taxa de canvi de missatges PTP limitada a 8 paquets/segon, a causa de la limitació de configuració del commutador Cisco Nexus 93180YC-FX.

perf3 Resultat de la prova de trànsit

L'anàlisi següent captura el rendiment de la targeta Intel FPGA PAC N3000 i XXV710, ambdues actuant simultàniament com a targeta d'interfície de xarxa d'esclaus PTP (T-TSC) el Calnex Paragon NEO Grandmaster mitjançant l'interruptor T-BC Cisco.

Les figures següents mostren la magnitud de l'offset mestre i el MPD al llarg del temps per a tres proves de trànsit diferents utilitzant l'Intel FPGA PAC N3000 amb la targeta T-TC i XXV710. En ambdues targetes, el trànsit bidireccional té el major efecte sobre el rendiment de PTP4l. La durada de la prova de trànsit és de 10 hores. A les figures següents, la cua del gràfic marca un punt en el temps on el trànsit s'atura i la magnitud del desplaçament mestre PTP baixa als seus nivells baixos, a causa del canal inactiu.

Magnitud de Master Offset per a Intel FPGA PAC N3000

La figura següent mostra el retard mitjà del camí per a Intel FPGA PAC N3000 amb T TC, sota trànsit d'entrada, sortida i iperf3 bidireccional.

Retard mitjà del camí (MPD) per a Intel FPGA PAC N3000

La figura següent mostra el retard mitjà del camí per a Intel FPGA PAC N3000 amb T TC, sota trànsit d'entrada, sortida i iperf3 bidireccional.

Magnitud de l'offset principal per a XXV710

La figura següent mostra la magnitud del desplaçament mestre per a XXV710, sota trànsit d'entrada, sortida i iperf3 bidireccional.

Retard mitjà del camí (MPD) per a XXV710

La figura següent mostra el retard mitjà del camí per a XXV710, sota trànsit d'entrada, sortida i iperf3 bidireccional.

Pel que fa al rendiment PTP d'Intel FPGA PAC N3000, el pitjor desplaçament mestre en qualsevol condició de trànsit es troba a 90 ns. Tot i que en les mateixes condicions de trànsit bidireccional, l'RMS de la compensació mestre Intel FPGA PAC N3000 és 5.6 vegades millor que la de la targeta XXV710.

	Intel FPGA PAC N3000			Targeta XXV710
	Trànsit d'entrada10G	Trànsit de sortida 18G	Trànsit bidireccional18G	Trànsit d'entrada18G	Trànsit de sortida 10G	Trànsit bidireccional18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev (de compensació abs (màx.))	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (de MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Desplaçament màxim	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

En particular, el desplaçament mestre de l'Intel FPGA PAC N3000 té una desviació estàndard més baixa,
almenys 5 vegades menys que la targeta XXV710, significa que l'aproximació PTP de la
El rellotge Gran Mestre és menys sensible a la latència o a les variacions del soroll sota el trànsit
Intel FPGA PAC N3000.
En comparació amb el resultat de la prova de trànsit IXIA a la pàgina 5, la magnitud del pitjor dels casos
el desplaçament mestre amb un Intel FPGA PAC N3000 habilitat per T-TC apareix més alt. A més
les diferències en la topologia de la xarxa i l'amplada de banda del canal, això es deu a Intel
FPGA PAC N3000 s'està capturant amb un G.8275.1 PTP profile (taxa de sincronització de 16 Hz), mentre que
la taxa de missatges de sincronització en aquest cas està limitada a 8 paquets per segon.

Magnitud de la comparació de compensació mestre

La figura següent mostra la magnitud de la comparació de compensació principal sota trànsit bidireccional iperf3.

Comparació del retard mitjà del camí (MPD).

La figura següent mostra la comparació del retard mitjà del camí amb trànsit bidireccional iperf3.

El rendiment PTP superior de l'Intel FPGA PAC N3000, en comparació amb la targeta XXV710, també està recolzat per la desviació evidentment més gran del retard mitjà del camí (MPD) calculat per a XXV710 i Intel FPGA PAC N3000 en cadascuna de les proves de trànsit objectiu, per exampel trànsit bidireccional iperf3. Ignoreu el valor mitjà de cada cas de MPD, que pot ser diferent per diversos motius, com ara diferents cables Ethernet i diferents latències del nucli. La disparitat observada i l'augment dels valors de la targeta XXV710 no estan presents a l'Intel FPGA PAC N3000.

RMS de 8 Comparació de compensacions mestres consecutives

Conclusió

La ruta de dades FPGA entre QSFP28 (25G MAC) i Intel XL710 (40G MAC) afegeix una latència de paquet variable que afecta la precisió d'aproximació de l'esclau PTP. L'addició del suport Transparent Clock (T-TC) a la lògica suau FPGA d'Intel FPGA PAC N3000 proporciona una compensació d'aquesta latència de paquets afegint el seu temps de residència al camp de correcció dels missatges PTP encapsulats. Els resultats confirmen que el mecanisme T-TC millora el rendiment de precisió de l'esclau PTP4l.

A més, el resultat de la prova de trànsit IXIA a la pàgina 5 mostra que el suport T-TC a la ruta de dades FPGA millora el rendiment PTP almenys 4 vegades, en comparació amb l'Intel FPGA PAC N3000 sense suport T-TC. L'Intel FPGA PAC N3000 amb T-TC presenta un desplaçament mestre en el pitjor dels casos de 53 ns sota càrregues de trànsit d'entrada, sortida o bidireccional al límit de la capacitat del canal (25 Gbps). Per tant, amb el suport T-TC, el rendiment Intel FPGA PAC N3000 PTP és més precís i menys propens a les variacions de soroll.

A la prova de trànsit lperf3 a la pàgina 10, es compara el rendiment PTP de l'Intel FPGA PAC N3000 amb T-TC habilitat amb una targeta XXV710. Aquesta prova va capturar les dades PTP4l dels dos rellotges esclaus sota trànsit d'entrada o sortida que s'intercanvia entre els dos amfitrions de la targeta Intel FPGA PAC N3000 i XXV710. El pitjor desplaçament mestre observat a l'Intel FPGA PAC N3000 és almenys 5 vegades més baix que la targeta XXV710. A més, la desviació estàndard dels desplaçaments capturats també demostra que el suport T-TC d'Intel FPGA PAC N3000 permet una aproximació més suau del rellotge del Gran Mestre.

Per validar encara més el rendiment PTP d'Intel FPGA PAC N3000, les possibles opcions de prova inclouen:

• Validació sota diferents PTP profiles i tarifes de missatges per a més d'un enllaç Ethernet.
• Avaluació de la prova de trànsit lperf3 a la pàgina 10 amb un commutador més avançat que permet majors taxes de missatges PTP.
• Avaluació de la funcionalitat de T-SC i la seva precisió de cronometratge PTP segons la prova de conformitat G.8273.2.

Historial de revisions de documents per a la prova IEEE 1588 V2

 

Document Versió	Canvis
2020.05.30	Alliberament inicial.

 

Documents/Recursos

Targeta d'acceleració programable intel FPGA N3000 [pdfGuia de l'usuari Targeta d'acceleració programable FPGA, N3000, targeta d'acceleració programable N3000, targeta d'acceleració programable FPGA N3000, FPGA, prova IEEE 1588 V2

Referències

• Manual d'usuari