מדריך למשתמש של intel FPGA Acceleration Card N3000

מָבוֹא

רֶקַע

כרטיס האצה הניתן לתכנות של Intel FPGA N3000 ברשת גישה רדיו וירטואלית (vRAN) דורש תמיכה ב-IEEE1588v2 כ-Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) כדי לתזמן משימות תוכנה כראוי. בקר Intel Ethernet XL710 ב-Intel® FPGA PAC N3000 מספק את התמיכה ב-IEEE1588v2. עם זאת, נתיב הנתונים של FPGA מציג ריצוד שמשפיע על ביצועי ה-PTP. הוספת מעגל שעון שקוף (T-TC) מאפשרת ל-Intel FPGA PAC N3000 לפצות על זמן ההשהיה הפנימית של ה-FPGA שלו ומפחיתה את השפעות הריצוד, מה שמאפשר ל-T-TSC להעריך את השעה של ה-Grandmaster של היום (ToD) ביעילות.

מַטָרָה

בדיקות אלו מאשרות את השימוש ב-Intel FPGA PAC N3000 כעבד IEEE1588v2 ברשת גישה לרדיו פתוחה (O-RAN). מסמך זה מתאר:

• בדוק את ההגדרה
• תהליך אימות
• הערכת ביצועים של מנגנון שעון שקוף בנתיב FPGA של Intel FPGA PAC N3000
• ביצועי PTP של Intel FPGA PAC N3000 הביצועים של Intel FPGA PAC N3000 התומך בשעון השקוף הם
  בהשוואה ל-Intel FPGA PAC N3000 ללא שעון שקוף וכן לכרטיס Ethernet אחר XXV710 בתנאי תעבורה שונים ותצורות PTP.

תכונות ומגבלות

התכונות ומגבלות האימות עבור התמיכה של Intel FPGA PAC N3000 IEEE1588v2 הן כדלקמן:

• ערימת תוכנה בשימוש: Linux PTP Project (PTP4l)
• תומך במקצוען הטלקום הבאfiles:
  •  1588v2 (ברירת מחדל)
  • G.8265.1
  • G.8275.1
• תומך בשעון עבד PTP דו-שלבי.

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.

• תומך במצב ריבוי שידור מקצה לקצה.
• תומך בתדירות חילופי הודעות PTP של עד 128 הרץ.
  • זוהי מגבלה של תוכנית האימות והגראנדמאסטר המועסקת. ייתכן שתצורות PTP גבוהות מ-128 מנות לשנייה עבור הודעות PTP.
• עקב מגבלות של מתג Cisco* Nexus* 93180YC-FX המשמש בהגדרת האימות, תוצאות הביצועים בתנאי תעבורה iperf3 מתייחסות לשער חליפין של הודעות PTP של 8 הרץ.
• תמיכה באנקפסולציה:
  • תחבורה על L2 (Ethernet גולמי) ו-L3 (UDP/IPv4/IPv6)
    פֶּתֶק: במסמך זה, כל התוצאות משתמשות בקישור Ethernet בודד של 25Gbps.

כלים וגרסאות מנהלי התקנים

כְּלֵי עֲבוֹדָה	גִרְסָה
BIOS	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
גַרעִין	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
ערכת פיתוח מטוסי נתונים (DPDK)	18.08
מהדר אינטל C	19.0.3
מנהל התקן Intel XL710 (מנהל התקן i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	ערכת הכלים של Netsniff-ng 0.6.6

 מבחן תנועה של IXIA

הסט הראשון של מדדי ביצועי PTP עבור Intel FPGA PAC N3000 משתמש בפתרון IXIA* לבדיקת התאמה לרשת ול-PTP. תיבת המארז של IXIA XGS2 כוללת כרטיס IXIA 40 PORT NOVUS-R100GE8Q28 ו-IxExplorer המספק ממשק גרפי להגדרת PTP Grandmaster וירטואלי ל-DUT (Intel FPGA PAC N3000) על פני חיבור Ethernet ישיר בודד של 25 Gbps. תרשים הבלוק להלן ממחיש את טופולוגיית הבדיקות הממוקדות עבור אמות המידה מבוססות IXIA. כל התוצאות משתמשות בתעבורה שנוצרה על ידי IXIA עבור מבחני תעבורת כניסה ומשתמשות בכלי התעבורה במארח Intel FPGA PAC N3000 עבור מבחני תעבורת יציאה, כאשר כיוון הכניסה או היציאה הוא תמיד מנקודת המבט של ה-DUT (Intel FPGA PAC N3000 ) מנחה. בשני המקרים, קצב התעבורה הממוצע הוא 24 Gbps. הגדרת בדיקה זו מספקת אפיון בסיס של ביצועי ה-PTP של Intel FPGA PAC N3000 עם מנגנון T-TC מופעל, וכן משווה אותו לתמונת היצרן שאינה TC Intel FPGA PAC N3000 תחת ITU-T G.8275.1 PTP profile.

טופולוגיה עבור מבחני תנועה של Intel FPGA PAC N3000 תחת IXIA Virtual Grandmaster

תוצאת בדיקת התנועה של IXIA

הניתוח הבא לוכד את ביצועי ה-PTP של Intel FPGA PAC N3000 התומך ב-TC בתנאי תנועה של כניסה ויציאה. בסעיף זה, ה-PTP profile G.8275.1 אומץ עבור כל מבחני התעבורה ואיסוף הנתונים.

גודל היסט מאסטר

האיור הבא מציג את גודל היסט המאסטר שנצפה על ידי לקוח העבד PTP4l של המארח Intel FPGA PAC N3000 כפונקציה של הזמן שחלף תחת כניסה, יציאה ותעבורה דו-כיוונית (תפוקה ממוצעת של 24.4Gbps).

עיכוב נתיב ממוצע (MPD)

האיור הבא מציג את ההשהיה הממוצעת בנתיב, כפי שחושב על ידי העבד PTP4 המשתמש ב-Intel FPGA PAC N3000 ככרטיס ממשק רשת, עבור אותה בדיקה כמו באיור לעיל. משך הזמן הכולל של כל אחד משלושת מבחני התנועה הוא לפחות 16 שעות.

הטבלה הבאה מפרטת ניתוח סטטיסטי של שלושת מבחני התעבורה. תחת עומס תעבורה קרוב לקיבולת הערוץ, העבד PTP4l המשתמש ב-Intel FPGA PAC N3000 שומר על היסט הפאזה שלו ל-Grandmaster הוירטואלי של ה-IXIA בתוך 53 ns עבור כל מבחני התעבורה. בנוסף, סטיית התקן של גודל היסט המאסטר היא מתחת ל-5 ns.

פרטים סטטיסטיים על ביצועי PTP

G.8275.1 PTP Profile	תנועה נכנסת (24Gbps)	תנועה יוצאת (24Gbps)	תנועה דו-כיוונית (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (של abs(max) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (של MPD)	1.78 ns	2.1 ns	2.38 ns
היסט מירבי	36 ns	33 ns	53 ns

 

האיורים הבאים מייצגים את גודל היסט המאסטר והשהיית הנתיב הממוצעת (MPD), תחת בדיקת תעבורה דו-כיוונית של 16 שעות באורך של 24 Gbps עבור אנקפסולציות PTP שונות. הגרפים השמאליים באיורים אלה מתייחסים לממדים של PTP תחת אנקפסולציה של IPv4/UDP, בעוד שה-PTP העברת הודעות של הגרפים הימניים היא ב-L2 (Ethernet גולמי). ביצועי העבדים של PTP4l די דומים, גודל היסט המאסטר במקרה הגרוע הוא 53 ns ו-45 ns עבור אנקפסולציה IPv4/UDP ו-L2, בהתאמה. סטיית התקן של היסט הגודל היא 4.49 ns ו-4.55 ns עבור אנקפסולציה של IPv4/UDP ו-L2, בהתאמה.

גודל היסט מאסטר

האיור הבא מציג את גודל היסט המאסטר תחת תעבורה דו-כיוונית של 24 ג'יגה-ביט לשנייה, עטיפה של IPv4 (שמאל) ו-L2 (ימין), G8275.1 Profile.

עיכוב נתיב ממוצע (MPD)

האיור הבא מציג את השהיית הנתיב הממוצעת של עבד PTP3000l מארח Intel FPGA PAC N4 תחת תעבורה דו-כיוונית של 24 Gbps, אנקפסולציה IPv4 (שמאל) ו-L2 (ימין), G8275.1 Profile.

הערכים האבסולוטיים של ה-MPD אינם אינדיקציה ברורה לעקביות ה-PTP, שכן היא תלויה באורך כבלים, חביון נתיב נתונים וכן הלאה; עם זאת, הסתכלות על וריאציות MPD הנמוכות (2.381 ns ו-2.377 ns עבור IPv4 ו-L2, בהתאמה) מבהירה שחישוב ה-PTP MPD מדויק באופן עקבי בשתי האנקפסולציות. הוא מאמת את עקביות ביצועי ה-PTP בשני מצבי האנקפסולציה. שינוי הרמה ב-MPD המחושב בגרף L2 (באיור לעיל, גרף ימין) נובע מההשפעה המצטברת של התעבורה המוחלת. ראשית, הערוץ לא פעיל (MPD rms הוא 55.3 ns), לאחר מכן מופעלת תעבורת נכנסת (צעד מצטבר שני, MPD rms הוא 85.44 ns), ואחריה תעבורת יציאה בו-זמנית, וכתוצאה מכך MPD מחושב של 108.98 ns. הנתונים הבאים מכסים את גודל היסט המאסטר וה-MPD המחושב של מבחן התעבורה הדו-כיווני המוחל הן על עבד PTP4l המשתמש במנגנון Intel FPGA PAC N3000 עם מנגנון T-TC, וכן על אחר המשתמש ב- Intel FPGA PACN3000 ללא TC פונקציונליות. מבחני ה-T-TC Intel FPGA PAC N3000 (כתום) מתחילים מזמן אפס, בעוד שבדיקת ה-PTP המשתמשת ב-Intel FPGA PAC N3000 (כחול) שאינו TC Intel FPGA PAC N2300 (כחול) מתחילה בסביבות T = XNUMX שניות.

גודל היסט מאסטר

האיור הבא מציג את גודל היסט המאסטר תחת תעבורת Ingress (24 Gbps), עם ובלי תמיכה ב-TTC, G.8275.1 Profile.

באיור שלמעלה, ביצועי ה-PTP של Intel FPGA PAC N3000 התומך ב-TC דומים לתעבורה של Intel FPGA PAC N3000 שאינו TC עבור 2300 השניות הראשונות. האפקטיביות של מנגנון T-TC ב-Intel FPGA PAC N3000 מודגשת בקטע הבדיקה (אחרי השניה ה-2300) שבו מופעל עומס תעבורה שווה על הממשקים של שני הכרטיסים. באופן דומה באיור שלהלן, חישובי MPD נצפים לפני ואחרי החלת התעבורה בערוץ. האפקטיביות של מנגנון ה-T-TC מודגשת בפיצוי על זמן השהייה של החבילות שהוא זמן השהיה של החבילות דרך נתיב ה-FPGA בין 25G ו-40G MACs.

עיכוב נתיב ממוצע (MPD)

האיור הבא מציג את עיכוב הנתיב הממוצע של עבד PTP3000l מארח Intel FPGA PAC N4 תחת תעבורת Ingress (24 Gbps), עם ובלי תמיכה ב-T-TC, G.8275.1 Profile.

נתונים אלה מראים את אלגוריתם הסרוו של העבד PTP4l, עקב תיקון זמן השהייה של ה-TC, אנו רואים הבדלים קטנים בחישובי עיכוב הנתיב הממוצע. לכן, ההשפעה של תנודות ההשהיה על קירוב היסט המאסטר מצטמצמת. הטבלה הבאה מפרטת ניתוח סטטיסטי על ביצועי ה-PTP, הכוללים את ה-RMS ואת סטיית התקן של היסט המאסטר, סטיית התקן של עיכוב הנתיב הממוצע, כמו גם היסט מאסטר במקרה הגרוע ביותר עבור Intel FPGA PAC N3000 עם ובלי T- תמיכה ב-TC.

פרטים סטטיסטיים על ביצועי PTP תחת תנועה נכנסת

Ingress Traffic (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 עם T-TC	Intel FPGA PAC N3000 ללא T-TC
RMS	6.34 ns	40.5 ns
StdDev (של abs(max) offset)	3.65 ns	15.5 ns
StdDev (של MPD)	1.79 ns	18.1 ns
היסט מירבי	34 ns	143 ns

השוואה ישירה בין Intel FPGA PAC N3000 הנתמך ב-TC לגרסה שאינה TC
מראה שביצועי ה-PTP נמוכים פי 4 עד 6 ביחס לכל אחד מהנתונים הסטטיסטיים
מדדים (במקרה הגרוע ביותר, RMS או סטיית תקן של קיזוז מאסטר). המקרה הכי גרוע
היסט מאסטר עבור תצורת PTP G.8275.1 של T-TC Intel FPGA PAC N3000 הוא 34
ns בתנאי תעבורה נכנסת בגבול רוחב הפס של הערוץ (24.4Gbps).

lperf3 מבחן תנועה

סעיף זה מתאר את מבחן השוואת התעבורה iperf3 כדי להעריך עוד יותר את ביצועי ה-PTP של Intel FPGA PAC N3000. הכלי iperf3 נוצל כדי לחקות תנאי תנועה פעילים. טופולוגיית הרשת של מדדי התעבורה iperf3, המוצגת באיור למטה, כוללת חיבור של שני שרתים, כל אחד באמצעות כרטיס DUT (Intel FPGA PAC N3000 ו-XXV710), למתג Cisco Nexus 93180YC FX. מתג סיסקו פועל כשעון גבול (T-BC) בין שני עבדי DUT PTP וה-Calnex Paragon-NEO Grandmaster.

טופולוגיית רשת עבור Intel FPGA PAC N3000 lperf3 מבחן תנועה

פלט PTP4l בכל אחד מהמארחים DUT מספק מדידות נתונים של ביצועי PTP עבור כל התקן עבד בהגדרה (Intel FPGA PAC N3000 ו-XXV710). עבור מבחן התעבורה iperf3, התנאים והתצורות הבאים חלים על כל הגרפים וניתוח הביצועים:

• רוחב פס מצטבר של 17 Gbps של תעבורה (הן TCP והן UDP), יציאה או כניסה או דו-כיוונית ל-Intel FPGA PAC N3000.
• עטיית IPv4 של מנות PTP, עקב מגבלת תצורה במתג Cisco Nexus 93180YC-FX.
• שער חליפין של הודעות PTP מוגבל ל-8 מנות לשנייה, עקב מגבלת תצורה במתג Cisco Nexus 93180YC-FX.

תוצאה של בדיקת תנועה perf3

הניתוח הבא לוכד את הביצועים של כרטיס Intel FPGA PAC N3000 ו-XXV710, שניהם פועלים בו זמנית ככרטיס ממשק רשת של עבדי PTP (T-TSC) Calnex Paragon NEO Grandmaster דרך מתג T-BC Cisco.

האיורים הבאים מציגים את גודל ההיסט וה-MPD לאורך זמן עבור שלושה מבחני תעבורה שונים באמצעות Intel FPGA PAC N3000 עם כרטיס T-TC ו-XXV710. בשני הכרטיסים, לתעבורה דו-כיוונית יש את ההשפעה הגדולה ביותר על ביצועי PTP4l. משך מבחן התנועה הוא 10 שעות. באיורים הבאים, הזנב של הגרף מסמן נקודת זמן שבה התעבורה נעצרת וגודל היסט ה-PTP המאסטר יורד לרמות הנמוכות שלו, בגלל הערוץ הבטל.

גודל היסט מאסטר עבור Intel FPGA PAC N3000

האיור הבא מציג את עיכוב הנתיב הממוצע עבור Intel FPGA PAC N3000 עם T TC, תחת כניסה, יציאה ותעבורת iperf3 דו-כיוונית.

Mean Path Delay (MPD) עבור Intel FPGA PAC N3000

האיור הבא מציג את עיכוב הנתיב הממוצע עבור Intel FPGA PAC N3000 עם T TC, תחת כניסה, יציאה ותעבורת iperf3 דו-כיוונית.

גודל היסט מאסטר עבור XXV710

האיור הבא מציג את גודל היסט המאסטר עבור XXV710, מתחת לתעבורת כניסה, יציאה ותעבורת iperf3 דו-כיוונית.

Mean Path Delay (MPD) עבור XXV710

האיור הבא מציג את השהיית הנתיב הממוצעת עבור עבור XXV710, תת-כניסה, יציאה ותעבורת iperf3 דו-כיוונית.

לגבי ביצועי Intel FPGA PAC N3000 PTP, היסט הבסיסי במקרה הגרוע ביותר בכל מצב תעבורה הוא בטווח של 90 ns. בעוד שבאותם תנאי תעבורה דו-כיווניים, ה-RMS של היסט המאסטר של Intel FPGA PAC N3000 טוב פי 5.6 מזה של כרטיס XXV710.

	אינטל FPGA PAC N3000			כרטיס XXV710
	תנועה נכנסת10G	תנועה יציאה 18G	תנועה דו כיוונית18G	תנועה נכנסת18G	תנועה יציאה 10G	תנועה דו כיוונית18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(של abs(max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (של MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
היסט מירבי	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

יש לציין, לקיזוז הראשי של Intel FPGA PAC N3000 יש סטיית תקן נמוכה יותר,
לפחות פי 5 פחות מכרטיס XXV710, מסמל שקירוב ה-PTP של
שעון גראנדמאסטר פחות רגיש להשהייה או לשינויי רעש תחת תנועה ב-
אינטל FPGA PAC N3000.
בהשוואה לתוצאות בדיקת התנועה של IXIA בעמוד 5, הגודל הגרוע ביותר של
הקיזוז הראשי עם Intel FPGA PAC N3000 מאופשר T-TC נראה גבוה יותר. חוץ מזה
ההבדלים בטופולוגיית הרשת וברוחבי הפס של הערוצים, זה נובע מאינטל
FPGA PAC N3000 נלכד תחת G.8275.1 PTP profile (קצב סנכרון 16 הרץ), בעוד
קצב הודעות הסנכרון במקרה זה מוגבל ב-8 מנות לשנייה.

גודל השוואת אופסט מאסטר

האיור הבא מציג את גודל השוואת היסט מאסטר תחת תעבורת iperf3 דו-כיוונית.

השוואת נתיב ממוצע (MPD).

האיור הבא מציג את ההשוואה הממוצעת של עיכוב נתיב תחת תעבורת iperf3 דו-כיוונית.

ביצועי ה-PTP המעולים של Intel FPGA PAC N3000, בהשוואה לכרטיס XXV710, נתמכים גם על ידי הסטייה הגבוהה יותר בעליל של השהיית הנתיב הממוצעת (MPD) המחושבת עבור XXV710 ו-Intel FPGA PAC N3000 בכל אחד מבדיקות התעבורה הממוקדות, עבור לְשֶׁעָבַרampתעבורת iperf3 דו-כיוונית. התעלם מהערך הממוצע בכל מקרה של MPD, שיכול להיות שונה בשל מספר סיבות, כגון כבלי Ethernet שונים והשהיית ליבה שונה. הפער שנצפה והעלייה בערכים עבור כרטיס XXV710 אינם קיימים ב-Intel FPGA PAC N3000.

RMS של 8 השוואת אופסט מאסטר רצוף

מַסְקָנָה

נתיב הנתונים FPGA בין QSFP28 (25G MAC) לבין Intel XL710 (40G MAC) מוסיף חביון מנות משתנה שמשפיע על דיוק הקירוב של PTP Slave. הוספת תמיכת השעון השקוף (T-TC) בלוגיקה הרכה של FPGA של Intel FPGA PAC N3000 מספקת פיצוי על זמן אחזור מנות זה על ידי צירוף זמן השהייה שלו בשדה התיקון של הודעות PTP מובלעות. התוצאות מאשרות שמנגנון T-TC משפר את ביצועי הדיוק של העבד PTP4l.

כמו כן, תוצאת בדיקת התנועה של IXIA בעמוד 5 מראה שתמיכת ה-T-TC בנתיב הנתונים של FPGA משפרת את ביצועי ה-PTP בפי 4 לפחות, בהשוואה ל-Intel FPGA PAC N3000 ללא תמיכת T-TC. ה-Intel FPGA PAC N3000 עם T-TC מציג היסט ראשי במקרה הגרוע ביותר של 53 ns תחת עומסי תנועה, יציאה או דו-כיוונית בגבול קיבולת הערוץ (25 Gbps). לפיכך, עם תמיכה ב-T-TC, ביצועי Intel FPGA PAC N3000 PTP מדויקים יותר ופחות מועדים לשינויי רעש.

ב-lperf3 Traffic Test בעמוד 10, ביצועי ה-PTP של Intel FPGA PAC N3000 עם T-TC מופעל מושווים מול כרטיס XXV710. בדיקה זו תפסה את נתוני ה-PTP4l עבור שני שעוני העבדים תחת תעבורת כניסה או יציאה שהוחלפה בין שני המארחים של כרטיס Intel FPGA PAC N3000 ו-XXV710. הקיזוז הראשי במקרה הגרוע ביותר שנצפה ב-Intel FPGA PAC N3000 נמוך לפחות פי 5 מכרטיס ה-XXV710. כמו כן, סטיית התקן של ההיסטים שנלכדו מוכיחה גם שתמיכת ה-T-TC של Intel FPGA PAC N3000 מאפשרת קירוב חלק יותר של השעון של ה-Grandmaster.

כדי לאמת עוד יותר את ביצועי ה-PTP של Intel FPGA PAC N3000, אפשרויות הבדיקה הפוטנציאליות כוללות:

• אימות תחת PTP Pro שונהfiles וקצבי הודעות עבור יותר מקישורי Ethernet אחד.
• הערכה של lperf3 Traffic Test בעמוד 10 עם מתג מתקדם יותר המאפשר קצבי הודעות PTP גבוהים יותר.
• הערכה של פונקציונליות ה-T-SC ודיוק תזמון ה-PTP שלה במסגרת בדיקת התאמה G.8273.2.

היסטוריית תיקונים של מסמך עבור בדיקת IEEE 1588 V2

 

מִסְמָך גִרְסָה	שינויים
2020.05.30	שחרור ראשוני.

 

מסמכים / משאבים

כרטיס האצה הניתן לתכנות של intel FPGA N3000 [pdfמדריך למשתמש כרטיס האצה לתכנות FPGA, N3000, כרטיס האצה לתכנות N3000, כרטיס האצה לתכנות FPGA N3000, FPGA, IEEE 1588 V2 Test

הפניות

• מדריך למשתמש