คู่มือผู้ใช้ Intel FPGA Programmable Acceleration Card N3000

การแนะนำ

พื้นหลัง

Intel FPGA Programmable Acceleration Card N3000 ใน virtualized radio access network (vRAN) ต้องการการสนับสนุน IEEE1588v2 เป็น Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) เพื่อกำหนดเวลางานซอฟต์แวร์อย่างเหมาะสม Intel Ethernet Controller XL710 ใน Intel® FPGA PAC N3000 ให้การสนับสนุน IEEE1588v2 อย่างไรก็ตาม เส้นทางข้อมูล FPGA ทำให้เกิดความกระวนกระวายใจที่ส่งผลต่อประสิทธิภาพของ PTP การเพิ่มวงจรนาฬิกาโปร่งใส (T-TC) ช่วยให้ Intel FPGA PAC N3000 สามารถชดเชยเวลาแฝงภายใน FPGA และลดผลกระทบจากความกระวนกระวายใจ ซึ่งช่วยให้ T-TSC ประมาณเวลาของวัน (ToD) ของปรมาจารย์ได้อย่างมีประสิทธิภาพ

วัตถุประสงค์

การทดสอบเหล่านี้ตรวจสอบการใช้ Intel FPGA PAC N3000 เป็นทาส IEEE1588v2 ใน Open Radio Access Network (O-RAN) เอกสารนี้อธิบาย:

• ตั้งค่าการทดสอบ
• กระบวนการตรวจสอบ
• การประเมินประสิทธิภาพของกลไกนาฬิกาโปร่งใสในเส้นทาง FPGA ของ Intel FPGA PAC N3000
• ประสิทธิภาพ PTP ของ Intel FPGA PAC N3000 ประสิทธิภาพของ Intel FPGA PAC N3000 รองรับนาฬิกาโปร่งใสคือ
  เปรียบเทียบกับ Intel FPGA PAC N3000 ที่ไม่มีนาฬิกาโปร่งใส เช่นเดียวกับการ์ดอีเธอร์เน็ตอื่น XXV710 ภายใต้สภาพการรับส่งข้อมูลและการกำหนดค่า PTP ที่หลากหลาย

คุณสมบัติและข้อจำกัด

คุณลักษณะและข้อจำกัดในการตรวจสอบสำหรับการรองรับ Intel FPGA PAC N3000 IEEE1588v2 มีดังต่อไปนี้:

• สแต็กซอฟต์แวร์ที่ใช้: Linux PTP Project (PTP4l)
• รองรับโปรโทรคมนาคมต่อไปนี้files:
  •  1588v2 (ค่าเริ่มต้น)
  • G.8265.1
  • G.8275.1
• รองรับนาฬิกาทาส PTP สองขั้นตอน

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น

• รองรับโหมดมัลติคาสต์แบบ end-to-end
• รองรับความถี่การแลกเปลี่ยนข้อความ PTP สูงถึง 128 Hz
  • นี่เป็นข้อจำกัดของแผนการตรวจสอบและว่าจ้างปรมาจารย์ การกำหนดค่า PTP สูงกว่า 128 แพ็กเก็ตต่อวินาทีสำหรับข้อความ PTP อาจเป็นไปได้
• เนื่องจากข้อจำกัดของสวิตช์ Cisco* Nexus* 93180YC-FX ที่ใช้ในการตั้งค่าการตรวจสอบ ผลลัพธ์ประสิทธิภาพภายใต้สภาพการรับส่งข้อมูล iperf3 อ้างอิงถึงอัตราการแลกเปลี่ยนข้อความ PTP ที่ 8 Hz
• รองรับการห่อหุ้ม:
  • การขนส่งผ่าน L2 (อีเธอร์เน็ตดิบ) และ L3 (UDP/IPv4/IPv6)
    บันทึก: ในเอกสารนี้ ผลลัพธ์ทั้งหมดใช้ลิงก์อีเทอร์เน็ต 25Gbps ลิงก์เดียว

เครื่องมือและเวอร์ชันไดรเวอร์

เครื่องมือ	เวอร์ชัน
ไบออส	บอร์ดเซิร์ฟเวอร์ Intel S2600WF 00.01.0013
OS	เซ็นโตโอเอส 7.6
เมล็ดพืช	เคอร์เนล-rt-3.10.0-693.2.2.rt56.623.el7.src
ชุดพัฒนาระนาบข้อมูล (DPDK)	18.08
คอมไพเลอร์ Intel C	19.0.3
ไดร์เวอร์ Intel XL710 (ไดรเวอร์ i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
ทราฟเกน	ชุดเครื่องมือ Netsniff-ng 0.6.6

 การทดสอบการจราจร IXIA

การวัดประสิทธิภาพ PTP ชุดแรกสำหรับ Intel FPGA PAC N3000 ใช้โซลูชัน IXIA* สำหรับการทดสอบความสอดคล้องของเครือข่ายและ PTP กล่องแชสซี IXIA XGS2 ประกอบด้วยการ์ด IXIA 40 PORT NOVUS-R100GE8Q28 และ IxExplorer ซึ่งมีอินเทอร์เฟซแบบกราฟิกสำหรับการตั้งค่า PTP Grandmaster เสมือนให้กับ DUT (Intel FPGA PAC N3000) ผ่านการเชื่อมต่ออีเทอร์เน็ตโดยตรง 25 Gbps เดียว แผนภาพบล็อกด้านล่างแสดงโทโพโลยีการทดสอบแบบกำหนดเป้าหมายสำหรับการวัดประสิทธิภาพตาม IXIA ผลลัพธ์ทั้งหมดใช้การรับส่งข้อมูลที่สร้างโดย IXIA สำหรับการทดสอบการรับส่งข้อมูลขาเข้า และใช้เครื่องมือ trafgen บนโฮสต์ Intel FPGA PAC N3000 สำหรับการทดสอบการรับส่งข้อมูลขาออก โดยที่ทิศทางขาเข้าหรือขาออกจะมาจากมุมมองของ DUT เสมอ (Intel FPGA PAC N3000 ) เจ้าภาพ. ในทั้งสองกรณี อัตราการรับส่งข้อมูลเฉลี่ยคือ 24 Gbps การตั้งค่าการทดสอบนี้ให้ลักษณะพื้นฐานของประสิทธิภาพ PTP ของ Intel FPGA PAC N3000 โดยเปิดใช้งานกลไก T-TC รวมถึงการเปรียบเทียบกับอิมเมจจากโรงงาน Intel FPGA PAC N3000 ที่ไม่ใช่ TC ภายใต้ ITU-T G.8275.1 PTP profile.

โทโพโลยีสำหรับการทดสอบการรับส่งข้อมูล Intel FPGA PAC N3000 ภายใต้ IXIA Virtual Grandmaster

ผลการทดสอบการจราจร IXIA

การวิเคราะห์ต่อไปนี้รวบรวมประสิทธิภาพ PTP ของ Intel FPGA PAC N3000 ที่เปิดใช้งาน TC ภายใต้สภาพการรับส่งข้อมูลขาเข้าและขาออก ในส่วนนี้จะเป็นโปร PTPfile G.8275.1 ถูกนำมาใช้สำหรับการทดสอบการรับส่งข้อมูลและการรวบรวมข้อมูลทั้งหมด

ขนาดของมาสเตอร์ออฟเซ็ต

รูปต่อไปนี้แสดงขนาดของออฟเซ็ตหลักที่ตรวจพบโดยไคลเอ็นต์ทาส PTP4l ของโฮสต์ Intel FPGA PAC N3000 เป็นฟังก์ชันของเวลาที่ผ่านไปภายใต้การรับส่งข้อมูลขาเข้า ทางออก และแบบสองทิศทาง (ปริมาณงานเฉลี่ย 24.4Gbps)

ความล่าช้าของเส้นทางเฉลี่ย (MPD)

รูปต่อไปนี้แสดงความล่าช้าของเส้นทางเฉลี่ย ซึ่งคำนวณโดยทาส PTP4 ที่ใช้ Intel FPGA PAC N3000 เป็นการ์ดอินเทอร์เฟซเครือข่าย สำหรับการทดสอบเดียวกันกับรูปด้านบน ระยะเวลารวมของการทดสอบการรับส่งข้อมูลทั้งสามครั้งคืออย่างน้อย 16 ชั่วโมง

ตารางต่อไปนี้แสดงรายการการวิเคราะห์ทางสถิติของการทดสอบการรับส่งข้อมูลทั้งสามรายการ ภายใต้ปริมาณการรับส่งข้อมูลที่ใกล้เคียงกับความจุของช่องสัญญาณ สเลฟ PTP4l ที่ใช้ Intel FPGA PAC N3000 จะคงเฟสออฟเซ็ตไว้กับแกรนด์มาสเตอร์เสมือนของ IXIA ภายใน 53 ns สำหรับการทดสอบการรับส่งข้อมูลทั้งหมด นอกจากนี้ ค่าเบี่ยงเบนมาตรฐานของขนาดออฟเซ็ตหลักยังต่ำกว่า 5 ns

รายละเอียดทางสถิติเกี่ยวกับประสิทธิภาพของ PTP

G.8275.1 พีทีพีโปรfile	ปริมาณการใช้ข้อมูลขาเข้า (24Gbps)	การรับส่งข้อมูลขาออก (24Gbps)	การรับส่งข้อมูลแบบสองทิศทาง (24Gbps)
อาร์เอ็มเอส	6.35 วินาที	8.4 วินาที	9.2 วินาที
StdDev (ของออฟเซ็ต abs (สูงสุด))	3.68 วินาที	3.78 วินาที	4.5 วินาที
StdDev (ของ MPD)	1.78 วินาที	2.1 วินาที	2.38 วินาที
ออฟเซ็ตสูงสุด	36 วินาที	33 วินาที	53 วินาที

 

ตัวเลขต่อไปนี้แสดงถึงขนาดของออฟเซ็ตหลักและความล่าช้าของเส้นทางเฉลี่ย (MPD) ภายใต้การทดสอบการรับส่งข้อมูลแบบสองทิศทาง 16 Gbps เป็นเวลา 24 ชั่วโมงสำหรับการห่อหุ้ม PTP ที่แตกต่างกัน กราฟด้านซ้ายในรูปเหล่านี้อ้างอิงถึงเกณฑ์มาตรฐาน PTP ภายใต้การห่อหุ้ม IPv4/UDP ในขณะที่การห่อหุ้มข้อความ PTP ของกราฟด้านขวาอยู่ในรูปแบบ L2 (อีเทอร์เน็ตแบบดิบ) ประสิทธิภาพของทาส PTP4l ค่อนข้างคล้ายกัน โดยขนาดออฟเซ็ตหลักที่แย่ที่สุดคือ 53 ns และ 45 ns สำหรับการห่อหุ้ม IPv4/UDP และ L2 ตามลำดับ ค่าเบี่ยงเบนมาตรฐานของออฟเซ็ตขนาดคือ 4.49 ns และ 4.55 ns สำหรับการห่อหุ้ม IPv4/UDP และ L2 ตามลำดับ

ขนาดของมาสเตอร์ออฟเซ็ต

รูปต่อไปนี้แสดงขนาดของออฟเซ็ตหลักภายใต้การรับส่งข้อมูลแบบสองทิศทาง 24 Gbps, การห่อหุ้ม IPv4 (ซ้าย) และ L2 (ขวา), G8275.1 Profile.

ความล่าช้าของเส้นทางเฉลี่ย (MPD)

รูปต่อไปนี้แสดงความล่าช้าของพาธเฉลี่ยของทาส PTP3000l โฮสต์ Intel FPGA PAC N4 ภายใต้การรับส่งข้อมูลแบบสองทิศทาง 24 Gbps, IPv4 (ซ้าย) และการห่อหุ้ม L2 (ขวา), G8275.1 Profile.

ค่าสัมบูรณ์ของ MPD ไม่ใช่ตัวบ่งชี้ที่ชัดเจนของความสอดคล้องของ PTP เนื่องจากขึ้นอยู่กับความยาวสายเคเบิล เวลาแฝงของเส้นทางข้อมูล และอื่นๆ อย่างไรก็ตาม เมื่อดูที่รูปแบบ MPD ที่ต่ำ (2.381 ns และ 2.377 ns สำหรับกรณี IPv4 และ L2 ตามลำดับ) ทำให้เห็นได้ชัดว่าการคำนวณ PTP MPD มีความแม่นยำสม่ำเสมอในการห่อหุ้มทั้งสองแบบ โดยจะตรวจสอบความสอดคล้องของประสิทธิภาพ PTP ในโหมดการห่อหุ้มทั้งสองโหมด การเปลี่ยนแปลงระดับใน MPD ที่คำนวณในกราฟ L2 (ในรูปด้านบน กราฟด้านขวา) เกิดจากการเพิ่มปริมาณการรับส่งข้อมูลที่ใช้ ประการแรก ช่องสัญญาณไม่ได้ใช้งาน (MPD rms คือ 55.3 ns) จากนั้นการรับส่งข้อมูลขาเข้าจะถูกใช้ (ขั้นตอนที่เพิ่มขึ้นที่สอง MPD rms คือ 85.44 ns) ตามด้วยการรับส่งข้อมูลขาออกพร้อมกัน ส่งผลให้ MPD ที่คำนวณได้เท่ากับ 108.98 ns ตัวเลขต่อไปนี้ซ้อนทับขนาดของออฟเซ็ตหลักและ MPD ที่คำนวณได้ของการทดสอบการรับส่งข้อมูลแบบสองทิศทางที่ใช้กับทั้งทาส PTP4l โดยใช้ Intel FPGA PAC N3000 พร้อมกลไก T-TC รวมถึงอีกอันหนึ่งที่ใช้ Intel FPGA PACN3000 โดยไม่มี TC ฟังก์ชั่น การทดสอบ T-TC Intel FPGA PAC N3000 (สีส้ม) เริ่มต้นจากศูนย์เวลา ในขณะที่การทดสอบ PTP ที่ใช้ Intel FPGA PAC N3000 ที่ไม่ใช่ TC (สีน้ำเงิน) เริ่มต้นประมาณ T = 2300 วินาที

ขนาดของมาสเตอร์ออฟเซ็ต

รูปต่อไปนี้แสดงขนาดของมาสเตอร์ออฟเซ็ตภายใต้การรับส่งข้อมูล Ingress (24 Gbps) โดยมีและไม่มีการสนับสนุน TTC, G.8275.1 Profile.

ในรูปด้านบน ประสิทธิภาพ PTP ของ Intel FPGA PAC N3000 ที่รองรับ TC ภายใต้การรับส่งข้อมูลจะคล้ายกับ Intel FPGA PAC N3000 ที่ไม่ใช่ TC ในช่วง 2300 วินาทีแรก ประสิทธิผลของกลไก T-TC ใน Intel FPGA PAC N3000 ถูกเน้นในส่วนของการทดสอบ (หลังวินาทีที่ 2300) ซึ่งมีการรับส่งข้อมูลเท่ากันกับอินเทอร์เฟซของการ์ดทั้งสอง ในทำนองเดียวกันในรูปด้านล่าง การคำนวณ MPD จะถูกสังเกตก่อนและหลังการใช้การรับส่งข้อมูลบนช่องสัญญาณ ประสิทธิผลของกลไก T-TC ได้รับการเน้นในการชดเชยเวลาคงอยู่ของแพ็กเก็ต ซึ่งเป็นเวลาแฝงของแพ็กเก็ตผ่านเส้นทาง FPGA ระหว่าง 25G และ 40G MAC

ความล่าช้าของเส้นทางเฉลี่ย (MPD)

รูปต่อไปนี้แสดงค่าเฉลี่ยความล่าช้าของเส้นทางของทาส PTP3000l โฮสต์ Intel FPGA PAC N4 ภายใต้การรับส่งข้อมูลขาเข้า (24 Gbps) โดยมีและไม่มีการสนับสนุน T-TC, G.8275.1 Profile.

ตัวเลขเหล่านี้แสดงอัลกอริธึมเซอร์โวของทาส PTP4l เนื่องจากการแก้ไขเวลาพักของ TC เราจึงเห็นความแตกต่างเล็กน้อยในการคำนวณความล่าช้าของเส้นทางโดยเฉลี่ย ดังนั้นผลกระทบของความผันผวนของความล่าช้าต่อการประมาณออฟเซ็ตหลักจึงลดลง ตารางต่อไปนี้แสดงรายการการวิเคราะห์ทางสถิติเกี่ยวกับประสิทธิภาพของ PTP ซึ่งรวมถึง RMS และค่าเบี่ยงเบนมาตรฐานของออฟเซ็ตหลัก ค่าเบี่ยงเบนมาตรฐานของความล่าช้าของพาธเฉลี่ย ตลอดจนออฟเซ็ตหลักที่แย่ที่สุดสำหรับ Intel FPGA PAC N3000 ที่มีและไม่มี T- การสนับสนุนทีซี

รายละเอียดทางสถิติเกี่ยวกับประสิทธิภาพ PTP ภายใต้การรับส่งข้อมูลขาเข้า

การรับส่งข้อมูลขาเข้า (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 พร้อม T-TC	Intel FPGA PAC N3000 ไม่มี T-TC
อาร์เอ็มเอส	6.34 วินาที	40.5 วินาที
StdDev (ของออฟเซ็ต abs (สูงสุด))	3.65 วินาที	15.5 วินาที
StdDev (ของ MPD)	1.79 วินาที	18.1 วินาที
ออฟเซ็ตสูงสุด	34 วินาที	143 วินาที

การเปรียบเทียบโดยตรงระหว่าง Intel FPGA PAC N3000 ที่รองรับ TC กับเวอร์ชันที่ไม่ใช่ TC
แสดงให้เห็นว่าประสิทธิภาพ PTP ต่ำกว่า 4x ถึง 6x เมื่อเทียบกับสถิติใดๆ
หน่วยเมตริก (กรณีที่แย่ที่สุด, RMS หรือส่วนเบี่ยงเบนมาตรฐานของออฟเซ็ตหลัก) กรณีที่เลวร้ายที่สุด
ออฟเซ็ตหลักสำหรับการกำหนดค่า G.8275.1 PTP ของ T-TC Intel FPGA PAC N3000 คือ 34
ns ภายใต้สภาพการรับส่งข้อมูลที่ขีดจำกัดของแบนด์วิธของช่องสัญญาณ (24.4Gbps)

การทดสอบการจราจร lperf3

ส่วนนี้อธิบายการทดสอบเกณฑ์มาตรฐานการรับส่งข้อมูล iperf3 เพื่อประเมินประสิทธิภาพ PTP ของ Intel FPGA PAC N3000 เพิ่มเติม เครื่องมือ iperf3 ถูกนำมาใช้เพื่อจำลองสภาพการรับส่งข้อมูลที่ใช้งานอยู่ โทโพโลยีเครือข่ายของการวัดประสิทธิภาพการรับส่งข้อมูล iperf3 ดังแสดงในรูปด้านล่าง เกี่ยวข้องกับการเชื่อมต่อเซิร์ฟเวอร์สองเครื่อง โดยแต่ละเซิร์ฟเวอร์ใช้การ์ด DUT (Intel FPGA PAC N3000 และ XXV710) กับสวิตช์ Cisco Nexus 93180YC FX สวิตช์ Cisco ทำหน้าที่เป็นนาฬิกาขอบเขต (T-BC) ระหว่างทาส DUT PTP สองตัวและ Calnex Paragon-NEO Grandmaster

โทโพโลยีเครือข่ายสำหรับการทดสอบการรับส่งข้อมูล Intel FPGA PAC N3000 lperf3

เอาต์พุต PTP4l บนโฮสต์ DUT แต่ละตัวจะให้การวัดข้อมูลประสิทธิภาพ PTP สำหรับอุปกรณ์ทาสแต่ละตัวในการตั้งค่า (Intel FPGA PAC N3000 และ XXV710) สำหรับการทดสอบการรับส่งข้อมูล iperf3 เงื่อนไขและการกำหนดค่าต่อไปนี้จะมีผลกับกราฟและการวิเคราะห์ประสิทธิภาพทั้งหมด:

• แบนด์วิธรวม 17 Gbps ของการรับส่งข้อมูล (ทั้ง TCP และ UDP) ทั้งขาออกหรือขาเข้าหรือสองทิศทางไปยัง Intel FPGA PAC N3000
• การห่อหุ้ม IPv4 ของแพ็กเก็ต PTP เนื่องจากข้อจำกัดในการกำหนดค่าบนสวิตช์ Cisco Nexus 93180YC-FX
• อัตราการแลกเปลี่ยนข้อความ PTP จำกัดอยู่ที่ 8 แพ็กเก็ต/วินาที เนื่องจากข้อจำกัดในการกำหนดค่าบนสวิตช์ Cisco Nexus 93180YC-FX

perf3 ผลการทดสอบการจราจร

การวิเคราะห์ต่อไปนี้รวบรวมประสิทธิภาพของการ์ด Intel FPGA PAC N3000 และ XXV710 ซึ่งทั้งคู่ทำหน้าที่เป็นการ์ดอินเทอร์เฟซเครือข่ายของทาส PTP (T-TSC) ของ Calnex Paragon NEO Grandmaster พร้อมกันผ่านสวิตช์ T-BC Cisco

รูปภาพต่อไปนี้แสดงขนาดของมาสเตอร์ออฟเซ็ตและ MPD เมื่อเวลาผ่านไปสำหรับการทดสอบการรับส่งข้อมูลที่แตกต่างกันสามครั้งโดยใช้ Intel FPGA PAC N3000 พร้อมการ์ด T-TC และ XXV710 ในการ์ดทั้งสอง การรับส่งข้อมูลแบบสองทิศทางมีผลกระทบต่อประสิทธิภาพของ PTP4l มากที่สุด ระยะเวลาการทดสอบการจราจรคือ 10 ชั่วโมง ในรูปต่อไปนี้ ส่วนท้ายของกราฟจะทำเครื่องหมายจุดตรงเวลาที่การจราจรหยุดลง และขนาดของออฟเซ็ตหลัก PTP ลงไปที่ระดับต่ำ เนื่องจากช่องสัญญาณว่าง

ขนาดของ Master Offset สำหรับ Intel FPGA PAC N3000

รูปต่อไปนี้แสดงความล่าช้าของพาธเฉลี่ยสำหรับ Intel FPGA PAC N3000 ที่มี T TC ภายใต้การรับส่งข้อมูลขาเข้า ทางออก และ iperf3 แบบสองทิศทาง

Mean Path Delay (MPD) สำหรับ Intel FPGA PAC N3000

รูปต่อไปนี้แสดงความล่าช้าของพาธเฉลี่ยสำหรับ Intel FPGA PAC N3000 ที่มี T TC ภายใต้การรับส่งข้อมูลขาเข้า ทางออก และ iperf3 แบบสองทิศทาง

ขนาดของ Master Offset สำหรับ XXV710

รูปต่อไปนี้แสดงขนาดของออฟเซ็ตหลักสำหรับ XXV710 ภายใต้การรับส่งข้อมูล iperf3 ขาเข้า และขาออก แบบสองทิศทาง

ความล่าช้าของเส้นทางเฉลี่ย (MPD) สำหรับ XXV710

รูปต่อไปนี้แสดงความล่าช้าของพาธเฉลี่ยสำหรับ XXV710 ภายใต้การรับส่งข้อมูล iperf3 ขาเข้า และขาออกแบบสองทิศทาง

เกี่ยวกับประสิทธิภาพของ Intel FPGA PAC N3000 PTP ค่าออฟเซ็ตหลักที่แย่ที่สุดภายใต้สภาพการรับส่งข้อมูลใดๆ อยู่ที่ภายใน 90 ns ในขณะที่อยู่ภายใต้สภาพการรับส่งข้อมูลแบบสองทิศทางเดียวกัน RMS ของ Intel FPGA PAC N3000 มาสเตอร์ออฟเซ็ตนั้นดีกว่าการ์ด XXV5.6 ถึง 710 เท่า

	อินเทล FPGA PAC N3000			การ์ด XXV710
	การจราจรทางเข้า10จี	การจราจรขาออก 18G	การจราจรแบบสองทิศทาง18จี	การจราจรทางเข้า18จี	การจราจรขาออก 10G	การจราจรแบบสองทิศทาง18จี
อาร์เอ็มเอส	27.6 วินาที	14.2 วินาที	27.2 วินาที	93.96 วินาที	164.2 วินาที	154.7 วินาที
StdDev (ออฟเซ็ตของ abs (สูงสุด))	9.8 วินาที	8.7 วินาที	14.6 วินาที	61.2 วินาที	123.8 วินาที	100 วินาที
StdDev (ของ MPD)	21.6 วินาที	9.2 วินาที	20.6 วินาที	55.58 วินาที	55.3 วินาที	75.9 วินาที
ออฟเซ็ตสูงสุด	84 วินาที	62 วินาที	90 วินาที	474 วินาที	1,106 วินาที	958 วินาที

โดยเฉพาะอย่างยิ่ง ออฟเซ็ตหลักของ Intel FPGA PAC N3000 มีค่าเบี่ยงเบนมาตรฐานที่ต่ำกว่า
น้อยกว่าการ์ด XXV5 อย่างน้อย 710 เท่า แสดงว่าค่าประมาณ PTP ของ
นาฬิกาแกรนด์มาสเตอร์มีความไวน้อยกว่าต่อความหน่วงหรือการเปลี่ยนแปลงของสัญญาณรบกวนภายใต้การรับส่งข้อมูลใน
อินเทล FPGA PAC N3000
เมื่อเปรียบเทียบกับผลการทดสอบการจราจรของ IXIA ในหน้า 5 แล้ว พบว่าขนาดกรณีที่แย่ที่สุด
ออฟเซ็ตหลักด้วย Intel FPGA PAC N3000 ที่เปิดใช้งาน T-TC จะปรากฏสูงกว่า นอกจาก
ความแตกต่างในโทโพโลยีเครือข่ายและแบนด์วิธของช่องสัญญาณ นี่เป็นเพราะ Intel
FPGA PAC N3000 ถูกจับภายใต้ G.8275.1 PTP profile (อัตราการซิงค์ 16 Hz) ในขณะที่
อัตราข้อความการซิงค์ในกรณีนี้ถูกจำกัดไว้ที่ 8 แพ็กเก็ตต่อวินาที

ขนาดของการเปรียบเทียบออฟเซ็ตหลัก

รูปต่อไปนี้แสดงขนาดของการเปรียบเทียบออฟเซ็ตหลักภายใต้การรับส่งข้อมูล iperf3 แบบสองทิศทาง

การเปรียบเทียบความล่าช้าของเส้นทางเฉลี่ย (MPD)

รูปต่อไปนี้แสดงการเปรียบเทียบความล่าช้าของพาธเฉลี่ยภายใต้การรับส่งข้อมูล iperf3 แบบสองทิศทาง

ประสิทธิภาพ PTP ที่เหนือกว่าของ Intel FPGA PAC N3000 เมื่อเปรียบเทียบกับการ์ด XXV710 ยังได้รับการสนับสนุนจากค่าเบี่ยงเบนที่สูงกว่าอย่างเห็นได้ชัดของความล่าช้าของเส้นทางเฉลี่ยที่คำนวณ (MPD) สำหรับ XXV710 และ Intel FPGA PAC N3000 ในการทดสอบการรับส่งข้อมูลเป้าหมายแต่ละรายการสำหรับ อดีตampการรับส่งข้อมูล iperf3 แบบสองทิศทาง ละเว้นค่าเฉลี่ยในแต่ละกรณี MPD ซึ่งอาจแตกต่างกันเนื่องจากสาเหตุหลายประการ เช่น สายอีเทอร์เน็ตที่แตกต่างกันและเวลาแฝงของคอร์ที่แตกต่างกัน ความแตกต่างที่สังเกตได้และการเพิ่มขึ้นอย่างรวดเร็วของค่าสำหรับการ์ด XXV710 ไม่มีอยู่ใน Intel FPGA PAC N3000

RMS ของการเปรียบเทียบออฟเซ็ตหลักต่อเนื่องกัน 8 ครั้ง

บทสรุป

เส้นทางข้อมูล FPGA ระหว่าง QSFP28 (25G MAC) และ Intel XL710 (40G MAC) จะเพิ่มเวลาแฝงของแพ็กเก็ตแบบแปรผัน ซึ่งส่งผลต่อความแม่นยำในการประมาณของ PTP Slave การเพิ่มการรองรับ Transparent Clock (T-TC) ในซอฟต์ลอจิก FPGA ของ Intel FPGA PAC N3000 จะช่วยชดเชยเวลาแฝงของแพ็กเก็ตนี้โดยการเพิ่มเวลาพักลงในฟิลด์แก้ไขของข้อความ PTP ที่ห่อหุ้ม ผลลัพธ์ยืนยันว่ากลไก T-TC ช่วยปรับปรุงประสิทธิภาพความแม่นยำของทาส PTP4l

นอกจากนี้ ผลการทดสอบการรับส่งข้อมูล IXIA ในหน้า 5 แสดงให้เห็นว่าการสนับสนุน T-TC ในเส้นทางข้อมูล FPGA ช่วยเพิ่มประสิทธิภาพ PTP อย่างน้อย 4 เท่า เมื่อเปรียบเทียบกับ Intel FPGA PAC N3000 ที่ไม่รองรับ T-TC Intel FPGA PAC N3000 พร้อมด้วย T-TC นำเสนอมาสเตอร์ออฟเซ็ตที่แย่ที่สุดที่ 53 ns ภายใต้โหลดการรับส่งข้อมูลขาเข้า ทางออก หรือแบบสองทิศทางที่ขีดจำกัดความจุของช่องสัญญาณ (25 Gbps) ดังนั้น ด้วยการรองรับ T-TC ประสิทธิภาพของ Intel FPGA PAC N3000 PTP จึงแม่นยำยิ่งขึ้นและมีแนวโน้มที่จะเกิดการเปลี่ยนแปลงของเสียงรบกวนน้อยลง

ในการทดสอบการรับส่งข้อมูล lperf3 ในหน้า 10 ประสิทธิภาพ PTP ของ Intel FPGA PAC N3000 ที่เปิดใช้งาน T-TC จะถูกเปรียบเทียบกับการ์ด XXV710 การทดสอบนี้บันทึกข้อมูล PTP4l สำหรับนาฬิกาทาสทั้งสองภายใต้การรับส่งข้อมูลขาเข้าหรือขาออกที่มีการแลกเปลี่ยนระหว่างสองโฮสต์ของการ์ด Intel FPGA PAC N3000 และ XXV710 ออฟเซ็ตหลักที่แย่ที่สุดที่พบใน Intel FPGA PAC N3000 นั้นต่ำกว่าการ์ด XXV5 อย่างน้อย 710 เท่า นอกจากนี้ ค่าเบี่ยงเบนมาตรฐานของออฟเซ็ตที่บันทึกไว้ยังพิสูจน์ว่าการรองรับ T-TC ของ Intel FPGA PAC N3000 ช่วยให้การประมาณนาฬิกาของ Grandmaster ราบรื่นยิ่งขึ้น

เพื่อตรวจสอบประสิทธิภาพ PTP ของ Intel FPGA PAC N3000 เพิ่มเติม ตัวเลือกการทดสอบที่เป็นไปได้ ได้แก่:

• การตรวจสอบภายใต้ PTP pro ที่แตกต่างกันfileและอัตราข้อความสำหรับลิงค์อีเทอร์เน็ตมากกว่าหนึ่งลิงค์
• การประเมินการทดสอบการรับส่งข้อมูล lperf3 ในหน้า 10 พร้อมสวิตช์ขั้นสูงที่ช่วยให้อัตราข้อความ PTP สูงขึ้น
• การประเมินฟังก์ชันการทำงานของ T-SC และความแม่นยำในการกำหนดเวลา PTP ภายใต้การทดสอบความสอดคล้อง G.8273.2

ประวัติการแก้ไขเอกสารสำหรับการทดสอบ IEEE 1588 V2

 

เอกสาร เวอร์ชัน	การเปลี่ยนแปลง
2020.05.30	การเปิดตัวครั้งแรก

 

เอกสาร / แหล่งข้อมูล

การ์ดเร่งความเร็วที่ตั้งโปรแกรมได้ Intel FPGA N3000 [พีดีเอฟ] คู่มือการใช้งาน การ์ดเร่งความเร็วแบบตั้งโปรแกรมได้ FPGA, N3000, การ์ดเร่งความเร็วแบบตั้งโปรแกรมได้ N3000, การ์ดเร่งความเร็วแบบตั้งโปรแกรมได้ FPGA N3000, FPGA, การทดสอบ IEEE 1588 V2

อ้างอิง

• คู่มือการใช้งาน