intel FPGA プログラマブルアクセラレーションカード N3000 ユーザーガイド

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コンテンツ 隠れる

1 導入

2 lperf3 トラフィックテスト

3 結論

4 IEEE 1588 V2 テストのドキュメント改訂履歴

5 ドキュメント / リソース

5.1 参考文献

6 関連記事

導入

背景

仮想化無線アクセス・ネットワーク (vRAN) のインテル FPGA プログラマブル・アクセラレーション・カード N3000 は、ソフトウェア・タスクを適切にスケジュールするために、プレシジョン・タイム・プロトコル (PTP) テレコム・スレーブ・クロック (T-TSC) として IEEE1588v2 をサポートする必要があります。インテル® FPGA PAC N710 のインテル・イーサネット・コントローラー XL3000 は、IEEE1588v2 サポートを提供します。ただし、FPGA データパスは、PTP パフォーマンスに影響を与えるジッタを導入します。トランスペアレント・クロック (T-TC) 回路を追加することで、インテル FPGA PAC N3000 はその FPGA 内部レイテンシーを補正し、ジッターの影響を軽減することができます。これにより、T-TSC はグランドマスターの時刻 (ToD) を効率的に概算できます。

客観的

これらのテストは、インテル FPGA PAC N3000 を Open Radio Access Network (O-RAN) で IEEE1588v2 スレーブとして使用することを検証します。このドキュメントでは、次のことについて説明します。

テスト設定
検証プロセス

Intel FPGA PAC N3000 の FPGA パスにおけるトランスペアレントクロックメカニズムの性能評価
Intel FPGA PAC N3000 の PTP パフォーマンストランスペアレントクロックをサポートする Intel FPGA PAC N3000 のパフォーマンスは、
トランスペアレントクロックのない Intel FPGA PAC N3000 と、さまざまなトラフィック条件と PTP 構成での別のイーサネットカード XXV710 との比較。

機能と制限

Intel FPGA PAC N3000 IEEE1588v2 サポートの機能と検証の制限は次のとおりです。

使用したソフトウェアスタック: Linux PTP プロジェクト (PTP4l)
以下のテレコムプロに対応files:
- 1588v2 (デフォルト)
- G.8265.1
- G.8275.1
XNUMX ステップ PTP スレーブクロックをサポートします。

インテルコーポレーション。全著作権所有。 Intel、Intelロゴ、およびその他のIntelマークは、IntelCorporationまたはその子会社の商標です。インテルは、FPGAおよび半導体製品のパフォーマンスをインテルの標準保証に従って現在の仕様に保証しますが、通知なしにいつでも製品およびサービスを変更する権利を留保します。インテルは、インテルが書面で明示的に同意した場合を除き、本書に記載されている情報、製品、またはサービスの適用または使用から生じる責任または義務を負わないものとします。インテルのお客様は、公開されている情報を信頼する前、および製品やサービスを注文する前に、最新バージョンのデバイス仕様を入手することをお勧めします。 *他の名前やブランドは他人の所有物として主張される場合があります。

エンドツーエンドのマルチキャストモードをサポートします。

最大 128 Hz の PTP メッセージ交換周波数をサポートします。
- これは、検証プランと採用されたグランドマスターの制限です。 PTP メッセージの 128 秒あたりのパケット数が XNUMX を超える PTP 構成が可能になる場合があります。

検証セットアップで使用される Cisco* Nexus* 93180YC-FX スイッチの制限により、iperf3 トラフィック条件下でのパフォーマンス結果は、8 Hz の PTP メッセージ交換レートを参照しています。
カプセル化のサポート:
- L2 (raw イーサネット) および L3 (UDP/IPv4/IPv6) を介したトランスポート
  注記： このドキュメントでは、すべての結果で単一の 25Gbps イーサネットリンクを使用しています。

ツールとドライバーのバージョン

ツール	バージョン
BIOS	インテルサーバーボード S2600WF 00.01.0013
OS	セントOS7.6
カーネル	カーネル-rt-3.10.0-693.2.2.rt56.623.el7.src。
データプレーン開発キット (DPDK)	18.08
インテル C コンパイラー	19.0.3
インテル XL710 ドライバー (i40e ドライバー)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA パッチ 1
lperf3	3.0.11
トラフゲン	Netsniff-ng 0.6.6 ツールキット

IXIA トラフィックテスト

インテル FPGA PAC N3000 向けの PTP パフォーマンス・ベンチマークの最初のセットは、ネットワークおよび PTP 適合性テストに IXIA* ソリューションを利用します。 IXIA XGS2 シャーシボックスには、IXIA 40 PORT NOVUS-R100GE8Q28 カードと、単一の 3000 Gbps 直接イーサネット接続を介して仮想 PTP グランドマスターを DUT (Intel FPGA PAC N25) にセットアップするためのグラフィカルインターフェイスを提供する IxExplorer が含まれています。以下のブロック図は、IXIA ベースのベンチマークのターゲットテストトポロジを示しています。すべての結果は、イングレストラフィックテストに IXIA で生成されたトラフィックを使用し、イングレストラフィックテストには Intel FPGA PAC N3000 ホストでtrafgen ツールを使用します。ここで、イングレスまたはエグレス方向は常に DUT の観点からです (インテル FPGA PAC N3000 ）ホスト。どちらの場合も、平均トラフィックレートは 24 Gbps です。このテスト・セットアップは、T-TC メカニズムを有効にしたインテル FPGA PAC N3000 の PTP パフォーマンスのベースライン特性を提供し、ITU-T G.3000 PTP pro の下で非 TC インテル FPGA PAC N8275.1 ファクトリー・イメージと比較します。file.

IXIA Virtual Grandmaster でのインテル FPGA PAC N3000 トラフィック・テストのトポロジー

IXIA トラフィックテスト結果

次の分析では、TC 対応の Intel FPGA PAC N3000 の入力および出力トラフィック条件下での PTP パフォーマンスをキャプチャします。このセクションでは、PTP プロfile G.8275.1 は、すべてのトラフィックテストとデータ収集に採用されています。

マスターオフセットの大きさ

次の図は、インテル® FPGA PAC N4 ホストの PTP3000l スレーブ・クライアントによって観察されたマスター・オフセットの大きさを、イングレス、イーグレス、および双方向トラフィック (平均スループット 24.4Gbps) での経過時間の関数として示しています。

平均パス遅延 (MPD)

次の図は、ネットワークインターフェイスカードとして Intel FPGA PAC N4 を使用する PTP3000 スレーブによって計算された、上の図と同じテストでの平均パス遅延を示しています。 16 つのトラフィックテストの合計所要時間は、少なくとも XNUMX 時間です。

次の表に、4 つのトラフィックテストの統計分析を示します。チャネル容量に近いトラフィック負荷の下で、Intel FPGA PAC N3000 を使用する PTP53l スレーブは、すべてのトラフィックテストで IXIA の仮想グランドマスターへの位相オフセットを 5 ns 以内に維持します。さらに、マスターオフセットの大きさの標準偏差は XNUMX ns 未満です。

PTP パフォーマンスの統計的詳細

G.8275.1 PTP プロfile	入力トラフィック (24Gbps)	送信トラフィック (24Gbps)	双方向トラフィック (24Gbps)
RMS	6.35ナノ秒	8.4ナノ秒	9.2ナノ秒
StdDev (abs(max) オフセットの)	3.68ナノ秒	3.78ナノ秒	4.5ナノ秒
StdDev (MPD の)	1.78ナノ秒	2.1ナノ秒	2.38ナノ秒
最大オフセット	36ナノ秒	33ナノ秒	53ナノ秒

次の図は、さまざまな PTP カプセル化に対する 16 時間の 24 Gbps 双方向トラフィックテストでのマスターオフセットと平均パス遅延 (MPD) の大きさを表しています。これらの図の左側のグラフは、IPv4/UDP カプセル化の下での PTP ベンチマークを参照しており、右側のグラフの PTP メッセージングカプセル化は L2 (raw イーサネット) にあります。 PTP4l スレーブのパフォーマンスは非常に類似しており、最悪の場合のマスターオフセットの大きさは、IPv53/UDP および L45 カプセル化でそれぞれ 4 ns および 2 ns です。振幅オフセットの標準偏差は、IPv4.49/UDP および L4.55 カプセル化でそれぞれ 4 ns および 2 ns です。

マスターオフセットの大きさ

次の図は、24 Gbps 双方向トラフィック、IPv4 (左) および L2 (右) カプセル化、G8275.1 Pro でのマスターオフセットの大きさを示しています。file.

平均パス遅延 (MPD)

次の図は、3000 Gbps 双方向トラフィック、IPv4 (左) および L24 (右) カプセル化、G4 Pro でのインテル FPGA PAC N2 ホスト PTP8275.1l スレーブの平均パス遅延を示しています。file.

MPD の絶対値は、ケーブルの長さ、データパスの遅延などに依存するため、PTP の一貫性を明確に示すものではありません。ただし、低い MPD 変動 (IPv2.381 と L2.377 の場合でそれぞれ 4 ns と 2 ns) を見ると、PTP MPD 計算が両方のカプセル化で一貫して正確であることが明らかになります。両方のカプセル化モードでの PTP パフォーマンスの一貫性を検証します。 L2 グラフ (上の図、右のグラフ) で計算された MPD のレベルの変化は、適用されたトラフィックの増分効果によるものです。まず、チャネルがアイドル状態 (MPD rms は 55.3 ns) で、次にイングレストラフィックが適用され (85.44 番目のインクリメンタルステップ、MPD rms は 108.98 ns)、続いて同時のイーグレストラフィックが適用され、計算された MPD は 4 ns になります。次の図は、T-TC メカニズムを備えた Intel FPGA PAC N3000 を使用する PTP3000l スレーブと、TC なしで Intel FPGA PACN3000 を使用する別のスレーブの両方に適用された双方向トラフィックテストのマスターオフセットの大きさと計算された MPD を重ね合わせたものです。機能。 T-TC インテル FPGA PAC N3000 テスト (オレンジ色) は時間ゼロから開始しますが、非 TC インテル FPGA PAC N2300 (青色) を使用する PTP テストは T = XNUMX 秒頃に開始します。

マスターオフセットの大きさ

次の図は、TTC サポート、G.24 Pro の有無にかかわらず、イングレストラフィック (8275.1 Gbps) でのマスターオフセットの大きさを示しています。file.

上の図では、TC 対応の Intel FPGA PAC N3000 のトラフィック下での PTP パフォーマンスは、最初の 3000 秒間は非 TC Intel FPGA PAC N2300 と同様です。 Intel FPGA PAC N3000 の T-TC メカニズムの有効性は、両方のカードのインターフェイスに等しいトラフィック負荷が適用されるテストセグメント (2300 秒後) で強調されます。同様に、次の図では、チャネルにトラフィックを適用する前後に MPD 計算が観察されます。 T-TC メカニズムの有効性は、25G MAC と 40G MAC の間の FPGA パスを介したパケット遅延であるパケットの滞留時間を補償する際に強調されます。

平均パス遅延 (MPD)

次の図は、T-TC サポート、G.3000 Pro の有無にかかわらず、イングレストラフィック (4 Gbps) でのインテル FPGA PAC N24 ホスト PTP8275.1l スレーブの平均パス遅延を示しています。file.

これらの図は、PTP4l スレーブのサーボアルゴリズムを示しています。TC の滞留時間補正により、平均パス遅延の計算にわずかな違いが見られます。したがって、マスタオフセット近似に対する遅延変動の影響は減少します。次の表は、マスター・オフセットの RMS と標準偏差、平均パス遅延の標準偏差、および T- を使用した場合と使用しない場合のインテル FPGA PAC N3000 の最悪ケースのマスター・オフセットを含む、PTP パフォーマンスの統計分析を示しています。 TC サポート。

入力トラフィックでの PTP パフォーマンスの統計的詳細

入力トラフィック (24Gbps) G.8275.1 PTP Profile	T-TC を搭載した Intel FPGA PAC N3000	T-TC なしの Intel FPGA PAC N3000
RMS	6.34ナノ秒	40.5ナノ秒
StdDev (abs(max) オフセットの)	3.65ナノ秒	15.5ナノ秒
StdDev (MPD の)	1.79ナノ秒	18.1ナノ秒
最大オフセット	34ナノ秒	143ナノ秒

TC 対応インテル FPGA PAC N3000 と非 TC バージョンの直接比較
PTP のパフォーマンスが、どの統計値よりも 4 倍から 6 倍低いことを示しています。
メトリクス (最悪の場合、マスターオフセットの RMS または標準偏差)。最悪のケース
T-TC Intel FPGA PAC N8275.1 の G.3000 PTP 構成のマスターオフセットは 34 です。
チャネル帯域幅の限界 (24.4Gbps) での入力トラフィック条件下での ns。

lperf3 トラフィックテスト

このセクションでは、Intel FPGA PAC N3 の PTP パフォーマンスをさらに評価するための iperf3000 トラフィックベンチマークテストについて説明します。 iperf3 ツールは、アクティブなトラフィック条件をエミュレートするために利用されています。次の図に示す iperf3 トラフィックベンチマークのネットワークトポロジには、それぞれが DUT カード（Intel FPGA PAC N3000 および XXV710）を使用する 93180 台のサーバの Cisco Nexus XNUMXYC FX スイッチへの接続が含まれます。 Cisco スイッチは、XNUMX つの DUT PTP スレーブと Calnex Paragon-NEO グランドマスターの間の境界クロック (T-BC) として機能します。

インテル FPGA PAC N3000 lperf3 トラフィックテストのネットワークトポロジー

各 DUT ホストの PTP4l 出力は、セットアップ内の各スレーブデバイス (Intel FPGA PAC N3000 および XXV710) の PTP パフォーマンスのデータ測定値を提供します。 iperf3 トラフィックテストでは、次の条件と構成がすべてのグラフとパフォーマンス分析に適用されます。

トラフィック (TCP と UDP の両方) の 17 Gbps 集約帯域幅、インテル FPGA PAC N3000 への送信または受信、または双方向。
Cisco Nexus 4YC-FX スイッチの設定制限による、PTP パケットの IPv93180 カプセル化。

Cisco Nexus 8YC-FX スイッチの設定制限により、PTP メッセージ交換レートは 93180 パケット/秒に制限されます。

perf3 トラフィックテストの結果

次の分析では、Intel FPGA PAC N3000 および XXV710 カードのパフォーマンスをキャプチャします。どちらも、T-BC Cisco スイッチを介して Calnex Paragon NEO グランドマスターの PTP スレーブ (T-TSC) のネットワークインターフェイスカードとして同時に機能します。

次の図は、インテル® FPGA PAC N3000 と T-TC および XXV710 カードを使用した 4 つの異なるトラフィック・テストでのマスター・オフセットと MPD の経時変化を示しています。どちらのカードでも、双方向トラフィックが PTP10l のパフォーマンスに最大の影響を及ぼします。トラフィックテストの所要時間は XNUMX 時間です。次の図で、グラフの末尾は、トラフィックが停止し、アイドルチャネルが原因で PTP マスターオフセットの大きさが低いレベルに下がる時点を示しています。

インテル FPGA PAC N3000 のマスターオフセットの大きさ

次の図は、イングレス、イーグレス、および双方向の iperf3000 トラフィックの下で、T TC を使用したインテル FPGA PAC N3 の平均パス遅延を示しています。

インテル FPGA PAC N3000 の平均パス遅延 (MPD)

XXV710のマスターオフセットの大きさ

次の図は、入力、出力、および双方向の iperf710 トラフィックにおける XXV3 のマスターオフセットの大きさを示しています。

XXV710 の平均パス遅延 (MPD)

次の図は、入力、出力、および双方向の iperf710 トラフィックにおける XXV3 の平均パス遅延を示しています。

インテル FPGA PAC N3000 PTP のパフォーマンスに関して、あらゆるトラフィック条件下で最悪の場合のマスターオフセットは 90 ns 以内です。同じ双方向トラフィック条件下で、Intel FPGA PAC N3000 マスターオフセットの RMS は、XXV5.6 カードの RMS よりも 710 倍優れています。

	インテル FPGA PAC N3000			XXV710 カード
	入力トラフィック10G	下りトラフィック 18G	双方向トラフィック18G	入力トラフィック18G	下りトラフィック 10G	双方向トラフィック18G
RMS	27.6ナノ秒	14.2ナノ秒	27.2ナノ秒	93.96ナノ秒	164.2ナノ秒	154.7ナノ秒
StdDev(abs(max) オフセットの)	9.8ナノ秒	8.7ナノ秒	14.6ナノ秒	61.2ナノ秒	123.8ナノ秒	100ナノ秒
StdDev (MPD の)	21.6ナノ秒	9.2ナノ秒	20.6ナノ秒	55.58ナノ秒	55.3ナノ秒	75.9ナノ秒
最大オフセット	84ナノ秒	62ナノ秒	90ナノ秒	474ナノ秒	1,106ナノ秒	958ナノ秒

特に、Intel FPGA PAC N3000 のマスターオフセットの標準偏差は低く、
XXV5 カードより少なくとも 710 倍少なく、これは、
グランドマスタークロックは、トラフィックが多い環境下でのレイテンシやノイズの変動の影響を受けにくくなっています。
インテル FPGA PAC N3000。
5 ページの IXIA トラフィックテスト結果と比較すると、
T-TC が有効な Intel FPGA PAC N3000 のマスターオフセットは、より高く表示されます。その上
ネットワークトポロジとチャネル帯域幅の違い。これは Intel によるものです。
G.3000 PTP pro でキャプチャされる FPGA PAC N8275.1file (同期レート 16 Hz)、
この場合の同期メッセージレートは、8 秒あたり XNUMX パケットに制限されます。

マスターオフセット比較の大きさ

次の図は、双方向の iperf3 トラフィックでのマスターオフセットの比較の大きさを示しています。

平均パス遅延 (MPD) の比較

次の図は、双方向の iperf3 トラフィックでの平均パス遅延の比較を示しています。

インテル FPGA PAC N3000 の優れた PTP パフォーマンスは、XXV710 カードと比較した場合、対象トラフィックテストのそれぞれで、XXV710 とインテル FPGA PAC N3000 の計算された平均パス遅延 (MPD) の明らかに高い偏差によってもサポートされます。元ample 双方向 iperf3 トラフィック。各 MPD ケースの平均値は無視してください。これは、イーサネットケーブルの違いやコアの遅延の違いなど、さまざまな理由で異なる可能性があります。 XXV710 カードで観察された値の不均衡とスパイクは、Intel FPGA PAC N3000 には存在しません。

8連続マスターオフセット比較のRMS

結論

QSFP28 (25G MAC) と Intel XL710 (40G MAC) の間の FPGA データパスは、PTP スレーブの概算精度に影響を与える可変パケットレイテンシを追加します。インテル FPGA PAC N3000 の FPGA ソフトロジックにトランスペアレントクロック (T-TC) サポートを追加すると、カプセル化された PTP メッセージの訂正フィールドに滞留時間を追加することで、このパケットレイテンシーを補正できます。結果は、T-TC メカニズムが PTP4l スレーブの精度性能を改善することを確認します。

また、5 ページの IXIA Traffic Test Result は、FPGA データパスでの T-TC サポートが、T-TC サポートなしの Intel FPGA PAC N4 と比較して、PTP パフォーマンスを少なくとも 3000 倍向上させることを示しています。 T-TC を備えたインテル FPGA PAC N3000 は、チャネル容量の限界 (53 Gbps) でのイングレス、イーグレス、または双方向のトラフィック負荷の下で、25 ns の最悪の場合のマスターオフセットを示します。したがって、T-TC のサポートにより、インテル FPGA PAC N3000 PTP のパフォーマンスはより正確になり、ノイズの変動も少なくなります。

3 ページの lperf10 トラフィックテストでは、T-TC を有効にした Intel FPGA PAC N3000 の PTP パフォーマンスを XXV710 カードと比較しています。このテストでは、Intel FPGA PAC N4 および XXV3000 カードの 710 つのホスト間で交換されるイングレスまたはイーグレストラフィックの下で、両方のスレーブクロックの PTP3000l データをキャプチャしました。 Intel FPGA PAC N5 で観察された最悪の場合のマスターオフセットは、XXV710 カードよりも少なくとも 3000 倍低くなっています。また、キャプチャされたオフセットの標準偏差は、インテル® FPGA PAC NXNUMX の T-TC サポートにより、グランドマスターのクロックをよりスムーズに近似できることも証明しています。

インテル FPGA PAC N3000 の PTP パフォーマンスをさらに検証するには、次のようなテストオプションが考えられます。

異なる PTP プロでの検証fileおよび複数のイーサネットリンクのメッセージレート。

より高い PTP メッセージレートを可能にする、より高度なスイッチを使用した lperf3 トラフィックテストの評価 (10 ページ)。
G.8273.2 コンフォーマンステストでの T-SC 機能とその PTP タイミング精度の評価。

IEEE 1588 V2 テストのドキュメント改訂履歴

書類バージョン	変更点
2020.05.30	初回リリース。

ドキュメント / リソース

intel FPGA プログラマブルアクセラレーションカード N3000 [pdf] ユーザーガイド
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参考文献

ユーザーマニュアル

導入