Микрочип технологија Core JTAG Корисничко упатство за процесори за отстранување грешки
Вовед
Јадрото ЈTAG Debug v4.0 го олеснува поврзувањето на Joint Test Action Group (JTAG) компатибилни процесори со меки јадра со JTAG TAP или пинови за влез/излез за општа намена (GPIO) за дебагирање. Ова IP јадро го олеснува дебагирањето на максимум 16 процесори со меки јадра во еден уред, а исто така обезбедува поддршка за дебагирање на процесори на четири посебни уреди преку GPIO.
Карактеристики
CoreJTAGОтстранувањето грешки ги има следните клучни карактеристики:
- Обезбедува пристап до ткаенината до ЈTAG интерфејс преку ЈTAG ТАП.
- Обезбедува пристап до ткаенината до ЈTAG интерфејс преку GPIO пиновите.
- Ја конфигурира поддршката за IR код за JTAG тунелирање.
- Поддржува поврзување на повеќе уреди преку JTAG ТАП.
- Поддржува дебагирање со повеќе процесори.
- Промовира одвоени сигнали за часовникот и ресетирање на ресурсите за рутирање со ниска искривување.
- Поддржува и активно-ниско и активно-високо ресетирање цел.
- Поддржува ЈTAG Интерфејс за безбедносниот монитор (UJTAG_SEC) за уредите PolarFire.
Основна верзија
Овој документ се однесува на CoreJTAGОтстранување грешки v4.0
Поддржани семејства
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- ИГЛУ
- IGLOOe/+
Употреба и перформанси на уредот
Податоците за користење и перформанси се наведени во следната табела за поддржаните фамилии на уреди. Податоците наведени во оваа табела се само индикативни. Целокупното користење на уредот и перформансите на јадрото зависат од системот.
Табела 1. Употреба и перформанси на уредот
| Семејство | Плочки Секвенцијални | Комбинаторна | Вкупно | Искористување Уред | Вкупно % | Перформанси (MHz) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| ИГЛО2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| ИГЛУ | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | А3П600 | 1.26 | 50 |
Забелешка: Податоците во оваа табела се постигнати со користење на Verilog RTL со типични поставки за синтеза и распоред на делови -1. Параметрите или генериките од највисоко ниво беа оставени на стандардните поставки.
Функционален опис
CoreJTAGОтстранувањето грешки користи UJTAG тешко макро за да се обезбеди пристап до ЈTAG интерфејс од ткаенината FPGA. УЈTAG тврдото макро го олеснува поврзувањето со излезот на контролерот MSS или ASIC TAP од ткаенината. Само, една инстанца на УЈTAG макро е дозволено во ткаенината.
Слика 1-1. CoreJTAGБлок дијаграм за отстранување грешки
CoreJTAGОтстранувањето грешки содржи инстанција на uj_jtag тунелен контролер, кој имплементира ЈTAG тунел контролер за олеснување на ЈTAG тунелирање помеѓу FlashPro програмер и целен мек-кор процесор. Процесорот со меки јадра е поврзан преку наменскиот FPGA JTAG интерфејс пинови. IR скенови од ЈTAG интерфејсот се недостапни во ткаенината FPGA. Оттука, протоколот за тунел е потребен за да се олесни IR и DR скенирањето до целта за отстранување грешки, што го поддржува индустрискиот стандард JTAG интерфејс. Контролорот на тунелот го декодира пакетот од тунелот пренесен како DR скенирање и генерира резултат на IR или DR скенирање, врз основа на содржината на тунелскиот пакет и содржината на IR регистарот обезбеден преку UIREG. Контролерот на тунелот исто така го декодира тунелскиот пакет, кога содржината на IR регистарот се совпаѓа со неговиот IR код.
Слика 1-2. Протокол за тунелни пакети
Конфигурацискиот параметар обезбедува конфигурација на IR кодот што го користи контролорот на тунелот. За да се олесни дебагирањето на повеќе процесори со меки јадра во еден дизајн, бројот на инстанцирани контролери на тунел може да се конфигурира од 1 до 16, обезбедувајќи JTAG усогласен интерфејс за секој целен процесор. Секој од овие целни процесори може да се адресира преку единствен IR код поставен во моментот на инстанција.
CLKINT или BFR бафер се инстанцира на линијата TGT_TCK на секој интерфејс за отстранување грешки на целниот процесор.
Линијата URSTB од UJTAG макро (TRSTB) е промовиран на глобален ресурс во рамките на CoreJTAGОтстранување грешки. Опционален инвертер е поставен на линијата TGT_TRST во рамките на CoreJTAGОтстранете грешки за поврзување со целта за отстранување грешки, која потоа се очекува да биде поврзана со активен извор за ресетирање. Тој е конфигуриран кога се претпоставува дека дојдовниот TRSTB сигнал од JTAG TAP е активен на ниско ниво. Ако оваа конфигурација бара една или повеќе цели за отстранување грешки, ќе се потроши дополнителен глобален ресурс за рутирање.
Линијата URSTB од UJTAG макро (TRSTB) е промовиран на глобален ресурс во рамките на CoreJTAGОтстранување грешки. Опционален инвертер е поставен на линијата TGT_TRST во рамките на CoreJTAGОтстранете грешки за поврзување со целта за отстранување грешки, која потоа се очекува да биде поврзана со активен извор за ресетирање. Тој е конфигуриран кога се претпоставува дека дојдовниот TRSTB сигнал од JTAG TAP е активен на ниско ниво. TGT_TRSTN е стандардниот активен низок излез за целта за отстранување грешки. Ако оваа конфигурација бара една или повеќе цели за отстранување грешки, ќе се потроши дополнителен глобален ресурс за рутирање.
Слика 1-3. CoreJTAGДебагирање на сериски податоци и такт
Синџир на уреди
Погледнете во Упатствата за корисници за програмирање FPGA за конкретната табла или семејство за развој. Секоја развојна табла може да работи на различни томtages, и можете да изберете да потврдите дали е можно со нивните развојни платформи. Исто така, ако користите повеќе развојни табли, погрижете се дека тие имаат заедничка основа.
Преку FlashPro Header
За поддршка на поврзувањето на повеќе уреди во ткаенината со помош на заглавието FlashPro, повеќе примероци на uj_jtag се задолжителни. Оваа верзија на јадрото обезбедува пристап до максимум 16 јадра без потреба од рачно инстантирање на uj_jtag. Секое јадро има уникатен IR код (од 0x55 до 0x64) кој ќе обезбеди пристап до специфичното јадро кое одговара на ID кодот.
Слика 1-4. Повеќе процесори во еден уред Еден уред
За да го користите CoreJTAGОтстранете грешки на повеќе уреди, еден од уредите треба да стане главен. Овој уред содржи CoreJTAGДебагирање на јадрото. Секој процесор потоа се поврзува на следниов начин:
Слика 1-5. Повеќе процесори низ два уреди
За да се дебагира јадрото на друга табла, JTAG сигнали од CoreJTAGОтстранувањето грешки се промовирани на пинови на највисоко ниво во SmartDesign. Тие потоа се поврзани со ЈTAG сигнализира директно на процесорот.
Забелешка: А CoreJTAGОтстранувањето грешки, во дизајнот на втората табла, е изборно Забележете дека UJ_JTAG макрото и заглавието FlashPro се неискористени во дизајнот на втората табла.
За да изберете процесор за дебагирање во SoftConsole, кликнете на конфигурациите за отстранување грешки, а потоа кликнете на картичката Debugger.
Командата, прикажана на следната слика, се извршува.
Слика 1-6. Конфигурација на дебагер UJ_JTAG_ИРКОД
На UJ_JTAG_IRCODE може да се смени во зависност од тоа кој процесор го дебагирате. За прample: за дебагирање на процесор во уред 0, UJ_JTAG_IRCODE може да се постави на 0x55 или 0x56.
Преку GPIO
За отстранување грешки преку GPIO, параметарот UJTAG _BYPASS е избран. Едно и четири јадра може да се дебагираат преку заглавијата или пиновите на GPIO. За да се изврши сесија за отстранување грешки користејќи GPIO од SoftConsole v5.3 или понова верзија, конфигурацијата за отстранување грешки мора да се постави на следниов начин:
Слика 1-7. Конфигурација на дебагер GPIO
Забелешка: Ако дебагирате преку GPIO, не можете истовремено да го дебагирате процесорот преку FlashPro Header или Embedded FlashPro5, на развојните табли. За прample: FlashPro Header или Embedded FlashPro5 се достапни за да се олесни отстранувањето грешки со помош на Identify или SmartDebug.
Слика 1-8. Дебагирање преку GPIO иглички
Поврзување на уреди преку GPIO пинови
За поддршка на поврзувањето на повеќе уреди преку GPIO, UJTAG_Потребно е да се избере параметарот BYPASS. Потоа сигналите TCK, TMS и TRSTb може да се промовираат во порти на највисоко ниво. Сите целни процесори имаат TCK, TMS и TRSTb. Овие не се прикажани подолу.
Слика 1-9. Поврзување на уреди преку GPIO пинови
Во еден основен ЈTAG синџирот, TDO на процесорот се поврзува со TDI на друг процесор и продолжува додека сите процесори не се врзат со синџир, на овој начин. TDI на првиот процесор и TDO на последниот процесор се поврзуваат со JTAG програмер што ги поврзува сите процесори. ЈTAG сигналите од процесорите се насочени кон CoreJTAGОтстранување грешки, каде што може да се врзат со синџири. Ако поврзувањето со синџири на повеќе уреди е завршено, уредот со CoreJTAGОтстранувањето грешки станува главен уред.
Во сценариото за отстранување грешки на GPIO, каде што IR кодот не е распределен на секој процесор, се користи изменета скрипта OpenOCD за да се избере кој уред се дебагира. Скрипта OpenOCD е изменета за да се избере кој уред е дебагиран. За дизајн на Mi-V, на file се наоѓа во локацијата за инсталирање на SoftConsole, под openocd/scripts/board/ microsemi-riscv.cfg. За другите процесори, на files се наоѓаат на истата openocd локација.
Забелешка: Опциите за конфигурација за отстранување грешки исто така треба да се ажурираат, доколку file се преименува
Слика 1-10. Конфигурација за отстранување грешки
Отворете корисничко име-riscv-gpio-chain.cfg, подолу е прampод она што треба да се види:
Слика 1-11. MIV конфигурација File
Следниве поставки функционираат за отстранување грешки на еден уред преку GPIO. За дебагирање на синџир, треба да се додадат дополнителни команди, така што уредите што не се дебагирани се ставаат во режим на бајпас.
За два процесори во синџир, следните сampЛе командата се извршува:
Ова овозможува дебагирање на Target softcore Processor 1 со ставање на Target softcore Processor 0 во режим на бајпас. За дебагирање на Target softcore Processor 0, се користи следнава команда:
Забелешка: Единствената разлика помеѓу овие две конфигурации е во тоа што изворот, кој ја повикува конфигурацијата Microsemi RISCV file (microsemi-riscv.cfg) или доаѓа прво, при дебагирање на Target softcore Processor 0, или второ, при отстранување грешки на Target Softcore Processor 1. За повеќе од два уреди во синџирот, дополнителни jtag се додава newtaps. За прample, ако има три процесори во еден синџир, тогаш се користи следнава команда:
Слика 1-12. ПрampСистем за дебагирање
Интерфејс
Следните делови ги разгледуваат информациите поврзани со интерфејсот.
Параметри за конфигурација
Опциите за конфигурација за CoreJTAGДебагите се опишани во следната табела. Ако е потребна конфигурација различна од стандардната, користете го полето за дијалог Конфигурација во SmartDesign за да ги изберете соодветните вредности за опциите што може да се конфигурираат.
Табела 2-1. CoreJTAGОпции за конфигурација за отстранување грешки
| Име | Валиден опсег | Стандардно | Опис |
| NUM_DEBUG_TGTS | 1-16 | 1 | Бројот на достапни цели за отстранување грешки преку FlashPro (UJTAG_DEBUG = 0) е 1-16. Бројот на достапни цели за отстранување грешки преку GPIO (UJTAG_DEBUG = 1) е 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR код, еден по цел за отстранување грешки. Наведената вредност мора да биде единствена за оваа цел за отстранување грешки. Контролерот на тунелот поврзан со овој целен интерфејс за отстранување грешки управува само со TDO и го вози целниот интерфејс за отстранување грешки, кога содржината на IR регистарот се совпаѓа со овој IR код. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: TGT_TRSTN_x излезот е поврзан со глобална форма на активен-низок излез URSTB на UJTAG макро.1: TGT_TRST излезот е внатрешно поврзан со глобална превртена форма на активен-низок излез URSTB на UJTAG макро. Дополнителен глобален ресурс за рутирање се троши ако овој параметар е поставен на 1 за која било цел за отстранување грешки. |
| UJTAG_BYPASS | 0-1 | 0 | 0: Отстранувањето грешки на GPIO е оневозможено, Отстранувањето грешки е достапно преку заглавието FlashPro или Вградениот FlashPro5.1: Отстранувањето грешки на GPIO е овозможено, Отстранувањето грешки е достапно преку избраните GPIO пинови на таблата.Забелешка: Кога дебагирањето е направено преку GPIO, следнава команда за отстранување грешки се извршува во опциите за отстранување грешки на SoftConsole: „—наредба „постави FPGA_TAP N““. |
| UJTAG_SEC_MK | 0-1 | 0 | 0: УЈTAG макрото е избрано ако UJTAG_BYPASS = 0. 1: UJTAG_SEC макрото е избрано ако UJTAG_BYPASS= 0.Забелешка: Овој параметар важи само за PolarFire. Односно СЕМЕЈСТВО = 26. |
Описи на сигнали
Следната табела ги наведува описите на сигналите за CoreJTAGОтстранување грешки.
Табела 2-2. CoreJTAGОтстранување грешки на влезните/излезни сигнали
| Име | Валиден опсег | Стандардно | Опис |
| NUM_DEBUG_TGTS | 1-16 | 1 | Бројот на достапни цели за отстранување грешки преку FlashPro (UJTAG_DEBUG = 0) е 1-16. Бројот на достапни цели за отстранување грешки преку GPIO (UJTAG_DEBUG = 1) е 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR код, еден по цел за отстранување грешки. Наведената вредност мора да биде единствена за оваа цел за отстранување грешки. Контролерот на тунелот поврзан со овој целен интерфејс за отстранување грешки управува само со TDO и го вози целниот интерфејс за отстранување грешки, кога содржината на IR регистарот се совпаѓа со овој IR код. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: TGT_TRSTN_x излезот е поврзан со глобална форма на активен-низок излез URSTB на UJTAG макро.1: TGT_TRST излезот е внатрешно поврзан со глобална превртена форма на активен-низок излез URSTB на UJTAG макро. Дополнителен глобален ресурс за рутирање се троши ако овој параметар е поставен на 1 за која било цел за отстранување грешки. |
| UJTAG_BYPASS | 0-1 | 0 | 0: Отстранувањето грешки на GPIO е оневозможено, Отстранувањето грешки е достапно преку заглавието FlashPro или Вградениот FlashPro5.1: Отстранувањето грешки на GPIO е овозможено, Отстранувањето грешки е достапно преку избраните GPIO пинови на таблата.Забелешка: Кога дебагирањето е направено преку GPIO, следнава команда за отстранување грешки се извршува во опциите за отстранување грешки на SoftConsole: „—наредба „постави FPGA_TAP N““. |
| UJTAG_SEC_MK | 0-1 | 0 | 0: УЈTAG макрото е избрано ако UJTAG_BYPASS = 0. 1: UJTAG_SEC макрото е избрано ако UJTAG_BYPASS= 0.Забелешка: Овој параметар важи само за PolarFire. Односно СЕМЕЈСТВО = 26. |
Забелешки:
- Сите сигнали во ЈTAG Листата на TAP порти погоре мора да биде промовирана во порти од највисоко ниво во SmartDesign.
- Пристаништата на SEC се достапни само кога UJTAG_SEC_EN е овозможено преку CoreJTAGGUI за конфигурација на дебагирање.
- Внимавајте особено кога го поврзувате влезот EN_SEC. Ако EN_SEC е промовиран во порта од највисоко ниво (пин за влез на уредот), мора да пристапите до Конфигурирај ги I/O состојбите во текот на JTAG Програмски дел од Дизајн на програми во протокот Libero и осигурете се дека состојбата I/0 (само излез) за портата EN_SEC е поставена на 1.
Регистрирајте мапа и описи
Нема регистри за CoreJTAGОтстранување грешки.
Проток на алатки
Следните делови ги разгледуваат информациите поврзани со текот на алатките.
Лиценца
Не е потребна лиценца за користење на ова IP Core со Libero SoC.
RTL
Целосниот RTL код е обезбеден за јадрото и тест-клупите, што овозможува јадрото да се инстанцира со SmartDesign. Симулација, синтеза и распоред може да се изведат во Libero SoC.
SmartDesign
Поранешенampиндициран view на CoreJTAGОтстранувањето грешки е прикажано на следната слика. За повеќе информации за користење на SmartDesign за инстантирање и генерирање јадра, погледнете во Упатството за користење DirectCore во Libero® SoC.
Слика 4-1. SmartDesign CoreJTAGПример за отстранување грешки View користејќи ЈTAG Заглавие
Слика 4-2. SmartDesign CoreJTAGОтстранете грешки со користење на GPIO пинови
Конфигурирање на CoreJTAGОтстранување грешки во SmartDesign
Јадрото е конфигурирано со користење на GUI за конфигурација во SmartDesign. Еден поранешенampле од GUI е прикажан на следната слика.
Слика 4-3. Конфигурирање на CoreJTAGОтстранување грешки во SmartDesign
За PolarFire, UJTAG_SEC го избира UJTAG_SEC макро наместо UJTAG макро кога UJTAG_BYPASS е оневозможен. Тоа е игнорирано за сите други семејства.
Бројот на цели за отстранување грешки може да се конфигурира до 16 цели за отстранување грешки, со UJTAG_BYPASS е оневозможен и до 4 цели за отстранување грешки, со UJTAG_BYPASS е овозможено.
UJTAG_BYPASS избира дебагирање преку UJTAG и заглавието на FlashPro и дебагирање преку GPIO пиновите.
Целниот # IR код е ЈTAG IR код даден на целта за отстранување грешки. Ова мора да биде единствена вредност во опсегот наведен во Табела 2-1.
Симулациски текови
Со CoreJ е обезбедена корисничка тест клупаTAGОтстранување грешки. За да извршите симулации:
- Изберете го корисничкиот тек на тест-бенч во SmartDesign.
- Кликнете Зачувај и Генерирај во окното Генерирање. Изберете го корисничкиот тестбенч од Core Configuration GUI.
Кога SmartDesign го генерира проектот Libero, го инсталира корисничкиот тестбенч fileс. За да ја стартувате корисничката тест бенч:
- Поставете го дизајнот корен на CoreJTAGОтстранување грешки во окното за хиерархија на дизајнот Libero.
- Кликнете Потврди претходно синтетизиран дизајн > Симулирај во прозорецот Libero Design Flow. Ова го стартува ModelSim и автоматски ја извршува симулацијата.
Синтеза во Либеро
За да ја извршите Синтезата:
- Кликнете на иконата Synthesize во прозорецот Libero SoC Design Flow за да го синтетизирате јадрото. Алтернативно, кликнете со десното копче на опцијата Synthesize во прозорецот Design Flow и изберете Open Interactively. Прозорецот Синтеза го прикажува проектот Synplify®.
- Кликнете на иконата Стартувај.
Забелешка: За RTG4, постои ублажено предупредување за минлив настан (SET), кое може да се игнорира бидејќи оваа IP адреса се користи само за развојни цели и нема да се користи во средина со зрачење.
Место-и-пат во Либеро
Откако ќе заврши Синтезата, кликнете на иконата Место и рути во Libero SoC за да го започнете процесот на поставување.
Програмирање на уреди
Ако се користи одликата UJAG_SEC и EN_SEC се промовира на порта од највисоко ниво (пин за влез на уредот), мора да пристапите до Конфигурирај ги состојбите на влез/излез за време на ЈTAG Програмски дел од Дизајн на програми во протокот Libero и осигурете се дека состојбата I/0 (само излез) за портата EN_SEC е поставена на 1.
Оваа конфигурација е неопходна за да се одржи пристапот до JTAG порта за репрограмирање на уредот, бидејќи дефинираната вредност на регистарот за скенирање на границите (BSR) го надминува секое надворешно логично ниво на EN_SEC за време на репрограмирањето.
Системска интеграција
Следните делови ги разгледуваат информациите поврзани со системската интеграција.
Дизајн на ниво на систем за IGLOO2/RTG4
Следната слика ги прикажува дизајнерските барања за изведба на ЈTAG дебагирање на процесор со меки јадра, сместен во ткаенината од SoftConsole до JTAG интерфејс за уредите IGLOO2 и RTG4.
Слика 5-1. RTG4/IGLOO2 ЈTAG Дизајн за отстранување грешки
Дизајн на ниво на систем за SmartFusion2
Следната слика ги прикажува дизајнерските барања за изведба на ЈTAG дебагирање на процесор со меки јадра, сместен во ткаенина од SoftConsole до JTAG интерфејс за уредите SmartFusion2.
Слика 5-2. SmartFusion2 ЈTAG Дизајн за отстранување грешки
UJTAG_SEC
За семејството уреди PolarFire, ова издание му овозможува на корисникот да избира помеѓу UJTAG и УЈTAG_SEC, UJTAGПараметарот _SEC_EN во GUI ќе се користи за да се избере кој е посакуван.
На следната слика е прикажан едноставен дијаграм кој ги претставува физичките интерфејси на UJTAG/УЈTAG_SEC во PolarFire.
Слика 5-3. PolarFire UJTAG_SEC макро
Ограничувања за дизајн
Дизајните со CoreJTAGОтстранувањето грешки бара апликацијата да ги следи ограничувањата, во текот на дизајнот, за дозволување на анализата на времето да се користи на доменот на часовникот TCK.
За да ги додадете ограничувањата:
- Ако се користи протокот на Засилени ограничувања во Libero v11.7 или понова верзија, кликнете двапати на Ограничувања > Управување со ограничувања во прозорецот DesignFlow и кликнете на картичката Време.
- Во табот Време на прозорецот Управувач со ограничувања, кликнете Ново за да креирате нов SDC fileи именувајте го file. Ограничувањата за дизајн ги вклучуваат ограничувањата на изворот на часовникот што може да се внесат во оваа празна SDC file.
- Ако се користи класичното ограничување тече во Libero v11.7 или повисоко, десен-клик на Create Constraints > Time Constraint, во прозорецот Design Flow, а потоа кликнете на Create New Constraint. Создава нов SDC file. Ограничувањата за дизајн ги вклучуваат ограничувањата на изворот на часовникот, кои се внесуваат во оваа празна SDC file.
- Пресметајте го периодот TCK и половина период. TCK е поставен на 6 MHz кога дебагирањето е направено со FlashPro, и е поставено на максимална фреквенција од 30 MHz кога дебагирањето е поддржано од FlashPro5. Откако ќе го завршите овој чекор, внесете ги следните ограничувања во SDC file:
create_clock -име { TCK } \- период TCK_PERIOD \
- бранова форма { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] За пр.ampЛе, следните ограничувања се применуваат за дизајн кој користи TCK фреквенција од 6 MHz.
create_clock -име { TCK } \ - период 166.67 \
- бранова форма { 0 83.33 } \ [ get_ports { TCK } ]
- Поврзете ги сите ограничувања files со Синтеза, Место и маршрута и проверка на времето stagе во Менаџер за ограничувања > Картичка за тајминг. Ова се комплетира со избирање на соодветните полиња за проверка за SDC files во кои се внесени ограничувањата
Историја на ревизии
| Име на порта | Ширина | Насока | Опис |
| JTAG TAP пристаништа | |||
| TDI | 1 | Влез | Тест податоци во. Сериски внес на податоци од TAP. |
| TCK | 1 | Влез | Тест часовник. Извор на часовник на сите секвенцијални елементи во CoreJTAGОтстранување грешки. |
| TMS | 1 | Влез | Избор на режим на тестирање. |
| ТДО | 1 | Излез | Излезете ги податоците за тестирање. Излез сериски податоци до TAP. |
| ТРСТБ | 1 | Влез | Тест ресетирање. Активен влез за ниско ресетирање од TAP. |
| JTAG Целни X пристаништа | |||
| TGT_TDO_x | 1 | Влез | Тестирајте ги податоците од целта за отстранување грешки x до TAP. Поврзете се со целната порта TDO. |
| TGT_TCK_x | 1 | Излез | Тестирајте го излезот на часовникот за отстранување грешки на целта x. TCK е промовиран во глобална мрежа со ниска искривување внатрешно во рамките на CoreJTAGОтстранување грешки. |
| TGT_TRST_x | 1 | Излез | Ресетирање на Active-High Test. Се користи само кога TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Излез | Ресетирање на активен-низок тест. Се користи само кога TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Излез | Тест режим Изберете излез за дебагирање на целта x. |
| TGT_TDI_x | 1 | Излез | Тест податоци во. Внесување на сериски податоци од целта за отстранување грешки x. |
| UJTAG_BYPASS_TCK_x | 1 | Влез | Тестирајте го внесувањето на часовникот за отстранување грешки на целта x од пинот GPIO. |
| UJTAG_BYPASS_TMS_x | 1 | Влез | Тест режим Изберете за отстранување грешки на целта x од пинот GPIO. |
| UJTAG_BYPASS_TDI_x | 1 | Влез | Тестирајте ги податоците во, сериски податоци за отстранување грешки на целта x од пинот GPIO. |
| UJTAG_BYPASS_TRSTB_x | 1 | Влез | Тест ресетирање. Ресетирајте го влезот за отстранување грешки на целта x од пинот GPIO. |
| UJTAG_BYPASS_TDO_x | 1 | Излез | Излезете податоци за тестирање, сериски податоци од целта за отстранување грешки x од пинот GPIO. |
| SEC пристаништа | |||
| EN_SEC | 1 | Влез | Овозможува безбедност. Овозможува дизајнот на корисникот да го отфрли надворешниот влез TDI и TRSTB на TAP.Внимание: Внимавајте особено кога ја поврзувате оваа порта. Погледнете ја белешката подолу и Програмирање на уредот за повеќе детали. |
| TDI_SEC | 1 | Влез | Надминување на безбедноста на TDI. Го отфрла надворешниот TDI влез на TAP кога EN_SEC е HIGH. |
| TRSTB_SEC | 1 | Влез | TRSTB Безбедносно отфрлање. Го отфрла надворешниот TRSTB влез на TAP кога SEC_EN е HIGH. |
| UTRSTB | 1 | Излез | Тест за ресетирање на мониторот |
| УТМС | 1 | Излез | Тест режим Изберете Монитор |
Микрочипот Webсајт
Микрочип обезбедува онлајн поддршка преку нашата webсајт на www.microchip.com/. Ова webсајт се користи за да се направи fileи информации лесно достапни за клиентите. Некои од достапните содржини вклучуваат:
- Поддршка за производи – Листови со податоци и грешки, белешки за апликација и сampле програми, ресурси за дизајн, упатства за корисникот и документи за поддршка на хардверот, најнови изданија на софтвер и архивиран софтвер
- Општа техничка поддршка – Често поставувани прашања (ЧПП), барања за техничка поддршка, онлајн групи за дискусија, листа на членови на програмата за партнер за дизајн на микрочип
- Бизнис на микрочип – Водичи за избор на производи и нарачки, најнови соопштенија за печатот на Microchip, листа на семинари и настани, огласи за продажни канцеларии на Microchip, дистрибутери и фабрички претставници
Услуга за известување за промена на производот
Услугата за известување за промена на производот на Microchip им помага на клиентите да бидат актуелни за производите на Microchip. Претплатниците ќе добиваат известување по е-пошта секогаш кога има промени, ажурирања, ревизии или грешки поврзани со одредена фамилија на производи или алатка за развој од интерес.
За да се регистрирате, одете на www.microchip.com/pcn и следете ги упатствата за регистрација Поддршка за корисници Корисниците на производите на Микрочип можат да добијат помош преку неколку канали:
- Дистрибутер или претставник
- Локална канцеларија за продажба
- Техничка поддршка за инженерски решенија за вградени решенија (ESE) Клиентите треба да контактираат со нивниот дистрибутер, претставник или ESE за поддршка. Локалните канцеларии за продажба се исто така достапни за да им помогнат на клиентите. Во овој документ е вклучен список на продажни канцеларии и локации.
Техничката поддршка е достапна преку webсајт на: www.microchip.com/support
Функција за заштита на код на уреди со микрочип
Забележете ги следните детали за функцијата за заштита на кодот на уредите со микрочип:
- Производите со микрочип ги исполнуваат спецификациите содржани во нивниот посебен лист со податоци за микрочипови.
- Микрочип верува дека неговата фамилија на производи е безбедна кога се користи на предвидениот начин и во нормални услови.
- Постојат нечесни и можеби нелегални методи кои се користат во обидите да се прекршат карактеристиките за заштита на кодот на уредите со микрочип. Ние веруваме дека овие методи бараат користење на производите на Microchip на начин надвор од оперативните спецификации содржани во листовите со податоци на Microchip. Обидите да се прекршат овие карактеристики за заштита на кодот, најверојатно, не може да се остварат без да се прекршат правата на интелектуална сопственост на Microchip.
- Микрочип е подготвен да работи со секој клиент кој е загрижен за интегритетот на неговиот код.
- Ниту Microchip ниту кој било друг производител на полупроводници не може да ја гарантира безбедноста на неговиот код. Заштитата на кодот не значи дека гарантираме дека производот е „нескршлив“. Заштитата на кодот постојано се развива. Ние во Микрочип сме посветени на континуирано подобрување на карактеристиките за заштита на кодот на нашите производи. Обидите да се прекине функцијата за заштита на кодот на Microchip може да биде прекршување на Законот за авторски права на дигиталниот милениум. Ако таквите дела дозволуваат неовластен пристап до вашиот софтвер или друго дело заштитено со авторски права, можеби ќе имате право да тужите за ослободување според тој Закон.
Правно известување
Информациите содржани во оваа публикација се обезбедени со единствена цел за дизајнирање и користење на производи на Microchip. Информациите во врска со апликациите на уредот и слично се обезбедени само за ваша погодност и може да бидат заменети со ажурирања. Ваша одговорност е да се осигурате дека вашата апликација ги исполнува вашите спецификации.
ОВАА ИНФОРМАЦИЈА СЕ ОБЕЗБЕДУВА МИКРОЧИП „КАКО ШТО Е“. МИКРОЧИП НЕ ПРАВИ ПРЕТСТАВУВАЊА
ИЛИ ГАРАНЦИИ ОД КАКОВ ВИД БИЛО ИЗРАЗНИ ИЛИ ИМПЛИЦИРАНИ, ПИСМЕНИ ИЛИ УСНИ, СТАТУТОРИ
ИЛИ ПОинаку, ПОВРЗАНИ СО ИНФОРМАЦИИТЕ ВКЛУЧУВАЈТЕ, НО НЕ ОГРАНИЧЕНИ НА КОЈА ИМПЛИЦИРАНА
ГАРАНЦИИ ЗА НЕПРЕКРШУВАЊЕ, СПОСОБНОСТ НА ТРГОВЕЦ И ПОГОДНОСТ ЗА ПОСЕБНА НАМЕ ИЛИ ГАРАНЦИИ ПОВРЗАНИ СО НЕГОВАТА СОСТОЈБА, КВАЛИТЕТ ИЛИ ИЗВЕДБА. ВО НИКОЈ СЛУЧАЈ МИКРОЧИПОТ НЕМА ДА СЕ ОДГОВАРА ЗА НИКАКВА ИНДИРЕКТНА, ПОСЕБНА, КАЗНЕТНА, ИНЦИДЕНТАЛНА ИЛИ СОСЕДНИЧКА ЗАГУБА, ШТЕТА, ТРОШОЦА ИЛИ ТРОШОВИ ОД БИЛО КАКОВ ВИД СЕ ПОВРЗАНИ СО НИЕ ИНФОРМАЦИИ, ДОКОЛКУ Е СОВЕТЕН МИКРОЧИП ЗА \ МОЖНОСТА ИЛИ ШТЕТИТЕ СЕ ПРЕДВИДЕЛИ. ВО ЦЕЛОСНИОТ СТЕМЕН ДОЗВОЛЕН СО ЗАКОН, ВКУПНАТА ОДГОВОРНОСТ НА МИКРОЧИПОТ ЗА СИТЕ ПОБАРУВАЊА НА КАКОВ НАЧИН ПОВРЗАНИ СО ИНФОРМАЦИИТЕ ИЛИ НЕГОВАТА УПОТРЕБА НЕМА ДА ЈА НАДМИНАТ ВИСИНАТА НА НАДОМЕСТОЦИ, АКО ГИ ПОСТОЈАТ ТОА ШТО ГИ ПЛАТУВААТ ИНФОРМАЦИИ. Употребата на уредите со микрочип во апликациите за одржување во живот и/или за безбедност е целосно на ризик на купувачот, а купувачот се согласува да го брани, обештети и чува безопасниот Микрочип од сите штети, барања, тужби или трошоци кои произлегуваат од таквата употреба. Ниту една лиценца не се пренесува, имплицитно или на друг начин, според правата на интелектуална сопственост на Микрочип, освен ако не е поинаку наведено.
| АМЕРИКА | АЗИЈА/ПАЦИФИК | АЗИЈА/ПАЦИФИК | ЕВРОПА |
| Корпоративна канцеларија2355 Западен Чендлер бул. Чендлер, АЗ 85224-6199Тел: 480-792-7200факс: 480-792-7277Техничка поддршка: www.microchip.com/support Web Адреса: www.microchip.com АтлантаДулут, GATel: 678-957-9614 Факс: 678-957-1455Остин, Тексастел: 512-257-3370Бостон Westborough, MA Тел: 774-760-0087 Факс: 774-760-0088ЧикагоItasca, ILTel: 630-285-0071 Факс: 630-285-0075ДаласАдисон, TXTel: 972-818-7423Факс: 972-818-2924ДетроитНови, МИТел: 248-848-4000Хјустон, Тексастел: 281-894-5983Индијанаполис Ноблсвил, IN Тел: 317-773-8323факс: 317-773-5453Тел: 317-536-2380Лос Анџелес Mission Viejo, CA Тел: 949-462-9523Факс: 949-462-9608Тел: 951-273-7800Рали, NCтел: 919-844-7510Њујорк, Њујорктел: 631-435-6000Сан Хозе, Калифорнијател: 408-735-9110 тел: 408-436-4270Канада – ТоронтоТел: 905-695-1980 Факс: 905-695-2078 | Австралија – СиднејТел: 61-2-9868-6733Кина – ПекингТел: 86-10-8569-7000Кина - ЧенгдуТел: 86-28-8665-5511Кина - ЧонгкингТел: 86-23-8980-9588Кина – ДонгуанТел: 86-769-8702-9880Кина – ГуангжуТел: 86-20-8755-8029Кина – ХангжуТел: 86-571-8792-8115Кина – Хонг Конг САРТел: 852-2943-5100Кина – НанџингТел: 86-25-8473-2460Кина – КингдаоТел: 86-532-8502-7355Кина – ШангајТел: 86-21-3326-8000Кина – ШенјангТел: 86-24-2334-2829Кина – ШенженТел: 86-755-8864-2200Кина - СуджоуТел: 86-186-6233-1526Кина – ВуханТел: 86-27-5980-5300Кина - КсианТел: 86-29-8833-7252Кина - КсијаменТел: 86-592-2388138Кина – ЖухаиТел: 86-756-3210040 | Индија - БангалорТел: 91-80-3090-4444Индија - Њу ДелхиТел: 91-11-4160-8631Индија - ПунаТел: 91-20-4121-0141Јапонија – ОсакаТел: 81-6-6152-7160Јапонија – ТокиоТел: 81-3-6880- 3770Кореја – ДаегуТел: 82-53-744-4301Кореја – СеулТел: 82-2-554-7200Малезија – Куала ЛумпурТел: 60-3-7651-7906Малезија - ПенангТел: 60-4-227-8870Филипини - МанилаТел: 63-2-634-9065СингапурТел: 65-6334-8870Тајван - Хсин ЧуТел: 886-3-577-8366Тајван - КаосиунгТел: 886-7-213-7830Тајван – ТајпејТел: 886-2-2508-8600Тајланд - БангкокТел: 66-2-694-1351Виетнам – Хо Ши МинТел: 84-28-5448-2100 | Австрија – ВелсTel: 43-7242-2244-39Fax: 43-7242-2244-393Данска – КопенхагенTel: 45-4485-5910Fax: 45-4485-2829Финска – ЕспоТел: 358-9-4520-820Франција – ПаризTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Германија – ГарчингТел: 49-8931-9700Германија – ХанТел: 49-2129-3766400Германија – ХајлбронТел: 49-7131-72400Германија – КарлсруеТел: 49-721-625370Германија – МинхенTel: 49-89-627-144-0Fax: 49-89-627-144-44Германија – РозенхајмТел: 49-8031-354-560Израел - РаананаТел: 972-9-744-7705Италија – МиланоTel: 39-0331-742611Fax: 39-0331-466781Италија – ПадоваТел: 39-049-7625286Холандија – ДруненTel: 31-416-690399Fax: 31-416-690340Норвешка – ТрондхајмТел: 47-72884388Полска – ВаршаваТел: 48-22-3325737Романија – БукурештTel: 40-21-407-87-50Шпанија – МадридTel: 34-91-708-08-90Fax: 34-91-708-08-91Шведска – ГетенбергTel: 46-31-704-60-40Шведска – СтокхолмТел: 46-8-5090-4654Велика Британија - ВокингемTel: 44-118-921-5800Fax: 44-118-921-5820 |
Документи / ресурси
 |
Микрочип технологија CoreJTAGПроцесори за отстранување грешки [pdf] Упатство за корисникот CoreJTAGПроцесори за дебагирање, CoreJTAGДебагирање, процесори |
