माइक्रोचिप टेक्नोलोजी कोर जेTAGडिबग प्रोसेसर प्रयोगकर्ता गाइड

कोर जेTAG डिबग v4.0 ले संयुक्त परीक्षण कार्य समूह (JTAG) J मा मिल्दो सफ्ट कोर प्रोसेसरTAG डिबगिङका लागि ट्याप वा सामान्य उद्देश्य इनपुट/आउटपुट (GPIO) पिनहरू। यो आईपी कोरले एउटै यन्त्र भित्र अधिकतम १६ सफ्ट कोर प्रोसेसरहरूको डिबगिङलाई सुविधा दिन्छ, र GPIO माथि चारवटा अलग-अलग यन्त्रहरूमा प्रोसेसरहरूको डिबगिङको लागि समर्थन पनि प्रदान गर्दछ।

सुविधाहरू

कोर जेTAGडिबगमा निम्न मुख्य विशेषताहरू छन्:

J मा कपडा पहुँच प्रदान गर्दछTAG जे मार्फत इन्टरफेसTAG ट्याप गर्नुहोस्।

J मा कपडा पहुँच प्रदान गर्दछTAG GPIO पिन मार्फत इन्टरफेस।
J को लागि IR कोड समर्थन कन्फिगर गर्दछTAG टनेलिङ।

J मार्फत धेरै उपकरणहरू लिङ्क गर्न समर्थन गर्दछTAG ट्याप गर्नुहोस्।
बहु-प्रोसेसर डिबगिङ समर्थन गर्दछ।

कम-स्क्यु राउटिंग स्रोतहरूमा छुट्टै घडी र रिसेट संकेतहरू प्रवर्द्धन गर्दछ।
सक्रिय-कम र सक्रिय-उच्च लक्ष्य रिसेटिङ दुवै समर्थन गर्दछ।

J लाई समर्थन गर्दछTAG सुरक्षा मनिटर इन्टरफेस (UJTAG_SEC) PolarFire उपकरणहरूको लागि।

कोर संस्करण
यो कागजात CoreJ मा लागू हुन्छTAGडिबग v4.0

सहयोगी परिवारहरू

PolarFire®

RTG4™
IGLOO® २

SmartFusion® २
स्मार्ट फ्युजन

ProASIC3/3E/3L
इग्लू

IGLOOe/+

यन्त्र उपयोग र प्रदर्शन

उपयोगिता र कार्यसम्पादन डेटा समर्थित उपकरण परिवारहरूको लागि निम्न तालिकामा सूचीबद्ध गरिएको छ। यस तालिकामा सूचीबद्ध डाटा केवल सूचक हो। कोर को समग्र उपकरण उपयोग र प्रदर्शन प्रणाली निर्भर छ।
तालिका १. यन्त्रको उपयोग र कार्यसम्पादन

परिवार	टाइलहरू क्रमिक	संयुक्त	कुल	उपयोगिता यन्त्र	कुल %	प्रदर्शन (MHz)
ध्रुवीय फायर	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
स्मार्ट फ्युजन २	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
स्मार्ट फ्युजन	17	151	4608	A2F200M3F	3.65	63.53
इग्लू	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

नोट: यस तालिकामा डेटा -1 भागहरूमा विशिष्ट संश्लेषण र लेआउट सेटिङहरूसँग Verilog RTL प्रयोग गरेर प्राप्त गरिएको थियो। शीर्ष-स्तर प्यारामिटरहरू वा जेनेरिकहरू पूर्वनिर्धारित सेटिङहरूमा छोडिएका थिए।

कार्यात्मक विवरण

कोर जेTAGडिबगले UJ प्रयोग गर्दछTAG J मा पहुँच प्रदान गर्न कठिन म्याक्रोTAG FPGA कपडाबाट इन्टरफेस। यूजेTAG हार्ड म्याक्रोले कपडाबाट MSS वा ASIC TAP कन्ट्रोलरको आउटपुटमा जडान गर्न सुविधा दिन्छ। केवल, UJ को एक उदाहरणTAG म्याक्रो कपडा मा अनुमति छ।
चित्र १-१। कोर जेTAGडिबग ब्लक रेखाचित्र

कोर जेTAGडिबगले uj_j को इन्स्ट्यान्टेशन समावेश गर्दछtag सुरुङ नियन्त्रक, जसले जे लागू गर्दछTAG टनेल कन्ट्रोलर जे को सुविधाको लागिTAG FlashPro प्रोग्रामर र लक्षित सफ्टकोर प्रोसेसर बीच टनेलिङ। सफ्टकोर प्रोसेसर समर्पित FPGA को J मार्फत जडान गरिएको छTAG इन्टरफेस पिन। J बाट IR स्क्यानTAG इन्टरफेस FPGA कपडामा पहुँचयोग्य छैन। तसर्थ, डिबग लक्ष्यमा IR र DR स्क्यानहरू सहज बनाउन टनेल प्रोटोकल आवश्यक छ, जसले उद्योग मानक J लाई समर्थन गर्दछ।TAG इन्टरफेस। सुरुङ नियन्त्रकले DR स्क्यानको रूपमा हस्तान्तरण गरिएको सुरुङ प्याकेटलाई डिकोड गर्छ र सुरुङ प्याकेटको सामग्री र UIREG मार्फत उपलब्ध गराइएको IR दर्ताको सामग्रीहरूमा आधारित IR वा DR स्क्यान उत्पन्न गर्छ। सुरुङ नियन्त्रकले सुरुङ प्याकेटलाई पनि डिकोड गर्दछ, जब IR दर्ताको सामग्री यसको IR कोडसँग मेल खान्छ।

चित्र १-२। टनेल प्याकेट प्रोटोकल

कन्फिगरेसन प्यारामिटरले सुरुङ नियन्त्रकद्वारा प्रयोग गरिएको IR कोडको कन्फिगरेसन प्रदान गर्दछ। एकल डिजाइन भित्र धेरै सफ्टकोर प्रोसेसरहरूको डिबगिंग सुविधाको लागि, सुरुङ नियन्त्रकहरूको संख्या 1-16 सम्म कन्फिगर गर्न मिल्छ, एक J प्रदान गर्दछ।TAG प्रत्येक लक्ष्य प्रोसेसरमा अनुरूप इन्टरफेस। यी लक्ष्य प्रोसेसरहरू इन्स्ट्यान्टिएसन समयमा सेट गरिएको अद्वितीय IR कोड मार्फत प्रत्येक ठेगाना योग्य छन्।

प्रत्येक लक्षित प्रोसेसर डिबग इन्टरफेसको TGT_TCK लाइनमा CLKINT वा BFR बफर इन्स्ट्यान्टियट हुन्छ।

UJ बाट URSTB लाइनTAG म्याक्रो (TRSTB) CoreJ भित्र विश्वव्यापी स्रोतको रूपमा प्रवर्द्धन गरिएको छTAGडिबग। CoreJ भित्रको TGT_TRST लाइनमा वैकल्पिक इन्भर्टर राखिएको छTAGडिबग लक्ष्यमा जडानको लागि डिबग गर्नुहोस्, जुन त्यसपछि सक्रिय-उच्च रिसेट स्रोतमा जडान हुने अपेक्षा गरिन्छ। यो कन्फिगर गरिएको छ जब यो J बाट आगमन TRSTB संकेत मानिन्छTAG TAP कम सक्रिय छ। यदि यो कन्फिगरेसनलाई एक वा बढी डिबग लक्ष्यहरू आवश्यक छ भने, अतिरिक्त विश्वव्यापी राउटिङ स्रोत खपत हुनेछ।

UJ बाट URSTB लाइनTAG म्याक्रो (TRSTB) CoreJ भित्र विश्वव्यापी स्रोतको रूपमा प्रवर्द्धन गरिएको छTAGडिबग। CoreJ भित्रको TGT_TRST लाइनमा वैकल्पिक इन्भर्टर राखिएको छTAGडिबग लक्ष्यमा जडानको लागि डिबग गर्नुहोस्, जुन त्यसपछि सक्रिय-उच्च रिसेट स्रोतमा जडान हुने अपेक्षा गरिन्छ। यो कन्फिगर गरिएको छ जब यो J बाट आगमन TRSTB संकेत मानिन्छTAG TAP कम सक्रिय छ। TGT_TRSTN डिबग लक्ष्यको लागि पूर्वनिर्धारित सक्रिय कम आउटपुट हो। यदि यो कन्फिगरेसनलाई एक वा बढी डिबग लक्ष्यहरू आवश्यक छ भने, अतिरिक्त विश्वव्यापी राउटिङ स्रोत खपत हुनेछ।

चित्र १-१। कोर जेTAGडिबग सिरियल डाटा र घडी

यन्त्र चेनिङ

विशेष विकास बोर्ड वा परिवारको लागि FPGA प्रोग्रामिङ प्रयोगकर्ता गाइडहरू हेर्नुहोस्। प्रत्येक विकास बोर्डले फरक मात्रामा काम गर्न सक्छtages, र तपाईंले तिनीहरूको विकास प्लेटफर्महरूसँग यो सम्भव छ भने प्रमाणित गर्न छनौट गर्न सक्नुहुन्छ। साथै, यदि तपाइँ बहु विकास बोर्डहरू प्रयोग गर्दै हुनुहुन्छ भने, सुनिश्चित गर्नुहोस् कि तिनीहरूले साझा आधार साझा गर्छन्।

FlashPro हेडर मार्फत
FlashPro हेडर प्रयोग गरेर कपडामा धेरै यन्त्रहरूको चेनिङलाई समर्थन गर्न, uj_j को धेरै उदाहरणहरूtag चाहिएको छ। कोरको यो संस्करणले uj_j लाई म्यानुअल रूपमा इन्स्ट्यान्टिएट गर्न आवश्यकता बिना अधिकतम 16 कोरहरूमा पहुँच प्रदान गर्दछ।tag। प्रत्येक कोरमा एक अद्वितीय IR कोड हुन्छ (0x55 देखि 0x64 सम्म) जसले ID कोडसँग मिल्ने विशिष्ट कोरमा पहुँच प्रदान गर्दछ।

चित्र १-४। एकल उपकरण एकल उपकरणमा बहु प्रोसेसरहरू

CoreJ प्रयोग गर्नTAGधेरै यन्त्रहरूमा डिबग गर्नुहोस्, यन्त्रहरू मध्ये एउटा मास्टर बन्न आवश्यक छ। यो उपकरणले CoreJ समावेश गर्दछTAGडिबग कोर। प्रत्येक प्रोसेसर निम्न रूपमा जडान गरिएको छ:
चित्र १-५। दुई यन्त्रहरूमा बहु प्रोसेसरहरू

अर्को बोर्डमा कोर डिबग गर्न, जेTAG CoreJ बाट संकेतहरूTAGडिबगलाई SmartDesign मा शीर्ष-स्तर पिनहरूमा बढावा दिइन्छ। यी त्यसपछि J मा जडान हुन्छन्TAG प्रोसेसरमा सिधै संकेतहरू।
नोट: एक कोर जेTAGडिबग, दोस्रो बोर्ड डिजाइनमा, वैकल्पिक छ नोट गर्नुहोस् कि UJ_JTAG म्याक्रो र FlashPro हेडर दोस्रो बोर्ड डिजाइनमा प्रयोग नगरिएको छ।

SoftConsole मा डिबगिङका लागि प्रोसेसर चयन गर्न, डिबग कन्फिगरेसनमा क्लिक गर्नुहोस्, र त्यसपछि डिबगर ट्याबमा क्लिक गर्नुहोस्।

निम्न छविमा देखाइएको आदेश, कार्यान्वयन गरिएको छ।

चित्र १-६। डिबगर कन्फिगरेसन UJ_JTAG_इरकोड

UJ_JTAG_IRCODE तपाईले डिबग गरिरहनुभएको प्रोसेसरको आधारमा परिवर्तन गर्न सकिन्छ। पूर्वका लागिample: यन्त्र 0 मा प्रोसेसर डिबग गर्न, UJ_JTAG_IRCODE लाई 0x55 वा 0x56 मा सेट गर्न सकिन्छ।

GPIO मार्फत
GPIO मा डिबग गर्न, प्यारामिटर UJTAG _BYPASS चयन गरिएको छ। एक र चार कोरहरू GPIO हेडर वा पिनहरूमा डिबग गर्न सकिन्छ। SoftConsole v5.3 वा माथिबाट GPIOs प्रयोग गरेर डिबग सत्र चलाउनको लागि, डिबग कन्फिगरेसन निम्नानुसार सेट अप गर्नुपर्छ:
चित्र १-७। डिबगर कन्फिगरेसन GPIO

नोट: यदि तपाइँ GPIO मा डिबग गर्दै हुनुहुन्छ भने, तपाइँ विकास बोर्डहरूमा FlashPro हेडर वा इम्बेडेड FlashPro5 मार्फत प्रोसेसरलाई एकैसाथ डिबग गर्न सक्नुहुन्न। पूर्वका लागिample: FlashPro हेडर वा एम्बेडेड FlashPro5 पहिचान वा SmartDebug प्रयोग गरेर डिबग सुविधा उपलब्ध छन्।
चित्र १-८। GPIO पिनहरूमा डिबग गर्दै

GPIO पिनहरू मार्फत उपकरण चेनिङ
GPIO, UJ मार्फत धेरै यन्त्रहरूको चेनिङलाई समर्थन गर्नTAG_BYPASS प्यारामिटर चयन गर्न आवश्यक छ। त्यसपछि TCK, TMS, र TRSTb संकेतहरू शीर्ष-स्तर पोर्टहरूमा प्रवर्द्धन गर्न सकिन्छ। सबै लक्षित प्रोसेसरहरूसँग TCK, TMS, र TRSTb छ। यी तल देखाइएको छैन।
चित्र १-९। GPIO पिनहरू मार्फत उपकरण चेनिङ

आधारभूत जेTAG चेन, प्रोसेसरको TDO अर्को प्रोसेसरको TDI मा जडान हुन्छ, र यो सबै प्रोसेसरहरू चेन नभएसम्म जारी रहन्छ, यसरी। पहिलो प्रोसेसरको TDI र अन्तिम प्रोसेसरको TDO J मा जडान हुन्छTAG प्रोग्रामर सबै प्रोसेसर चेनिङ। जेTAG प्रोसेसरहरूबाट सङ्केतहरू कोरजेमा पठाइन्छTAGडिबग गर्नुहोस्, जहाँ तिनीहरूलाई जंजीरमा बाँध्न सकिन्छ। यदि धेरै यन्त्रहरूमा चेनिङ पूरा भयो भने, CoreJ सँग यन्त्रTAGडिबग मास्टर उपकरण हुन्छ।

GPIO डिबग परिदृश्यमा, जहाँ प्रत्येक प्रोसेसरमा IR कोड अनलोकेटेड हुन्छ, कुन यन्त्रलाई डिबग गरिँदैछ, चयन गर्न परिमार्जित OpenOCD स्क्रिप्ट प्रयोग गरिन्छ। एउटा OpenOCD स्क्रिप्ट चयन गर्न परिमार्जन गरिएको छ, कुन यन्त्र डिबग गरिएको छ। Mi-V डिजाइनको लागि, द file Openocd/scripts/board/ microsemi-riscv.cfg अन्तर्गत, SoftConsole स्थापना स्थानमा पाइन्छ। अन्य प्रोसेसरहरूको लागि, files एउटै openocd स्थानमा पाइन्छ।
नोट: डिबग कन्फिगरेसन विकल्पहरू पनि अद्यावधिक गर्न आवश्यक छ, यदि file पुन: नामाकरण गरिएको छ

चित्र १-१०। डिबग कन्फिगरेसन

प्रयोगकर्ता नाम-riscv-gpio-chain.cfg खोल्नुहोस्, निम्न एक पूर्व होampके हेर्नु पर्छ:

चित्र १-११। MIV कन्फिगरेसन File

निम्न सेटिङहरूले GPIO मा एकल उपकरण डिबगिङको लागि काम गर्दछ। चेन डिबग गर्नका लागि, थप आदेशहरू थप्न आवश्यक छ, ताकि डिबग नगरिएका यन्त्रहरूलाई बाइपास मोडमा राखियोस्।

एक श्रृंखलामा दुई प्रोसेसरहरूको लागि, निम्न sample आदेश कार्यान्वयन गरिएको छ:

यसले लक्ष्य सफ्टकोर प्रोसेसर 1 लाई बाइपास मोडमा राखेर लक्ष्य सफ्टकोर प्रोसेसर 0 को डिबग गर्न अनुमति दिन्छ। लक्ष्य सफ्टकोर प्रोसेसर 0 डिबग गर्न, निम्न आदेश प्रयोग गरिन्छ:

नोट: यी दुई कन्फिगरेसनहरू बीचको मात्र भिन्नता भनेको स्रोत, जसले माइक्रोसेमी RISCV कन्फिगरेसनलाई कल गरिरहेको छ। file (microsemi-riscv.cfg) कि त पहिले आउँछ, लक्ष्य सफ्टकोर प्रोसेसर ० डिबग गर्दा, वा दोस्रो, लक्ष्य सफ्टकोर प्रोसेसर १ डिबग गर्दा। चेनमा दुई भन्दा बढी उपकरणहरूको लागि, अतिरिक्त jtag newtaps थपिएको छ। पूर्वका लागिample, यदि त्यहाँ एक श्रृंखला मा तीन प्रोसेसर छन्, त्यसपछि निम्न आदेश प्रयोग गरिन्छ:

चित्र ५-५। उदाहरणampले डिबग प्रणाली

इन्टरफेस

निम्न खण्डहरूले इन्टरफेस सम्बन्धित जानकारीको बारेमा छलफल गर्दछ।

कन्फिगरेसन प्यारामिटरहरू

CoreJ को लागि कन्फिगरेसन विकल्पहरूTAGडिबग निम्न तालिकामा वर्णन गरिएको छ। यदि पूर्वनिर्धारित बाहेक अन्य कन्फिगरेसन आवश्यक छ भने, कन्फिगरेसन विकल्पहरूको लागि उपयुक्त मानहरू चयन गर्न SmartDesign मा कन्फिगरेसन संवाद बाकस प्रयोग गर्नुहोस्।
तालिका २-१। कोर जेTAGडिबग कन्फिगरेसन विकल्पहरू

नाम	मान्य दायरा	पूर्वनिर्धारित	विवरण
NUM_DEBUG_TGTS	1-16	1	FlashPro मार्फत उपलब्ध डिबग लक्ष्यहरूको संख्या (UJTAG_DEBUG = 0) 1-16 हो। GPIO मार्फत उपलब्ध डिबग लक्ष्यहरूको संख्या (UJTAG_DEBUG = 1) 1-4 हो।
IR_CODE_TGT_x	०X५५-०X६४	0X55	JTAG IR कोड, प्रति डिबग लक्ष्य एक। निर्दिष्ट गरिएको मान यस डिबग लक्ष्यको लागि अद्वितीय हुनुपर्छ। यस डिबग लक्ष्य इन्टरफेससँग सम्बन्धित टनेल नियन्त्रकले TDO मात्र चलाउँछ र IR दर्ताको सामग्रीहरू यो IR कोडसँग मेल खाँदा लक्ष्य डिबग इन्टरफेसलाई ड्राइभ गर्छ।
TGT_ACTIVE_HIGH_RESET_x	0-1	0	०: TGT_TRSTN_x आउटपुट UJ को सक्रिय-कम URSTB आउटपुटको विश्वव्यापी रूपसँग जोडिएको छ।TAG macro.1: TGT_TRST आउटपुट आन्तरिक रूपमा UJ को सक्रिय-कम URSTB आउटपुटको विश्वव्यापी उल्टो रूपसँग जोडिएको छ।TAG म्याक्रो। यदि यो प्यारामिटर कुनै पनि डिबग लक्ष्यको लागि 1 मा सेट गरिएको छ भने अतिरिक्त ग्लोबल राउटिङ स्रोत खपत हुन्छ।
UJTAG_बाईपास	0-1	0	0: GPIO डिबग असक्षम गरिएको छ, डिबग FlashPro हेडर वा Embedded FlashPro5.1 मार्फत उपलब्ध छ: GPIO डिबग सक्षम गरिएको छ, डिबग बोर्डमा प्रयोगकर्ताले चयन गरेको GPIO पिनहरू मार्फत उपलब्ध छ।नोट: जब डिबगिङ GPIO मार्फत गरिन्छ, निम्न डिबग आदेश SoftConsole डिबग विकल्पहरूमा कार्यान्वयन गरिन्छ: "-कमांड "सेट FPGA_TAP N""।
UJTAG_सेकेन्ड_एन	0-1	0	०: UJTAG म्याक्रो चयन गरिएको छ यदि UJTAG_BYPASS = ०. १: UJTAG_SEC म्याक्रो चयन गरिएको छ यदि UJTAG_BYPASS = ०।नोट: यो प्यारामिटर PolarFire मा मात्र लागू हुन्छ। अर्थात्, परिवार = २६।

संकेत विवरण
निम्न तालिकाले CoreJ को लागि संकेत विवरणहरू सूचीबद्ध गर्दछTAGडिबग गर्नुहोस्।
तालिका ३-१। कोर जेTAGडिबग I/O सिग्नलहरू

नाम	मान्य दायरा	पूर्वनिर्धारित	विवरण
NUM_DEBUG_TGTS	1-16	1	FlashPro मार्फत उपलब्ध डिबग लक्ष्यहरूको संख्या (UJTAG_DEBUG = 0) 1-16 हो। GPIO मार्फत उपलब्ध डिबग लक्ष्यहरूको संख्या (UJTAG_DEBUG = 1) 1-4 हो।
IR_CODE_TGT_x	०X५५-०X६४	0X55	JTAG IR कोड, प्रति डिबग लक्ष्य एक। निर्दिष्ट गरिएको मान यस डिबग लक्ष्यको लागि अद्वितीय हुनुपर्छ। यस डिबग लक्ष्य इन्टरफेससँग सम्बन्धित टनेल नियन्त्रकले TDO मात्र चलाउँछ र IR दर्ताको सामग्रीहरू यो IR कोडसँग मेल खाँदा लक्ष्य डिबग इन्टरफेसलाई ड्राइभ गर्छ।
TGT_ACTIVE_HIGH_RESET_x	0-1	0	०: TGT_TRSTN_x आउटपुट UJ को सक्रिय-कम URSTB आउटपुटको विश्वव्यापी रूपसँग जोडिएको छ।TAG macro.1: TGT_TRST आउटपुट आन्तरिक रूपमा UJ को सक्रिय-कम URSTB आउटपुटको विश्वव्यापी उल्टो रूपसँग जोडिएको छ।TAG म्याक्रो। यदि यो प्यारामिटर कुनै पनि डिबग लक्ष्यको लागि 1 मा सेट गरिएको छ भने अतिरिक्त ग्लोबल राउटिङ स्रोत खपत हुन्छ।
UJTAG_बाईपास	0-1	0	0: GPIO डिबग असक्षम गरिएको छ, डिबग FlashPro हेडर वा Embedded FlashPro5.1 मार्फत उपलब्ध छ: GPIO डिबग सक्षम गरिएको छ, डिबग बोर्डमा प्रयोगकर्ताले चयन गरेको GPIO पिनहरू मार्फत उपलब्ध छ।नोट: जब डिबगिङ GPIO मार्फत गरिन्छ, निम्न डिबग आदेश SoftConsole डिबग विकल्पहरूमा कार्यान्वयन गरिन्छ: "-कमांड "सेट FPGA_TAP N""।
UJTAG_सेकेन्ड_एन	0-1	0	०: UJTAG म्याक्रो चयन गरिएको छ यदि UJTAG_BYPASS = ०. १: UJTAG_SEC म्याक्रो चयन गरिएको छ यदि UJTAG_BYPASS = ०।नोट: यो प्यारामिटर PolarFire मा मात्र लागू हुन्छ। अर्थात्, परिवार = २६।

नोट:

J मा सबै संकेतहरूTAG माथिको TAP पोर्टहरूको सूचीलाई SmartDesign मा शीर्ष-स्तर पोर्टहरूमा पदोन्नति गर्नुपर्छ।
SEC पोर्टहरू UJ हुँदा मात्र उपलब्ध हुन्छन्TAG_SEC_EN CoreJ मार्फत सक्षम गरिएको छTAGडिबगको कन्फिगरेसन GUI।
EN_SEC इनपुट जडान गर्दा विशेष ध्यान राख्नुहोस्। यदि EN_SEC लाई शीर्ष-स्तर पोर्ट (उपकरण इनपुट पिन) मा पदोन्नति गरिएको छ भने, तपाईंले J को समयमा कन्फिगर I/O राज्यहरू पहुँच गर्नुपर्दछ।TAG Libero प्रवाहमा कार्यक्रम डिजाइनको प्रोग्रामिङ खण्ड र EN_SEC पोर्टको लागि I/0 राज्य (आउटपुट मात्र) 1 मा सेट गरिएको छ भनी सुनिश्चित गर्नुहोस्।

नक्सा र विवरण दर्ता गर्नुहोस्

CoreJ को लागि कुनै दर्ताहरू छैनन्TAGडिबग गर्नुहोस्।

उपकरण प्रवाह

निम्न खण्डहरूले उपकरण प्रवाह सम्बन्धित जानकारीको बारेमा छलफल गर्दछ।

इजाजतपत्र

Libero SoC सँग यो आईपी कोर प्रयोग गर्न इजाजतपत्र आवश्यक पर्दैन।

RTL
पूर्ण RTL कोड कोर र टेस्टबेन्चहरूको लागि प्रदान गरिएको छ, कोरलाई SmartDesign मार्फत इन्स्ट्यान्टिएट गर्न अनुमति दिँदै। सिमुलेशन, सिन्थेसिस, र लेआउट Libero SoC भित्र प्रदर्शन गर्न सकिन्छ।

स्मार्ट डिजाइन
एक पूर्वample instantiated view CoreJ कोTAGडिबग निम्न चित्रमा देखाइएको छ। SmartDesign को प्रयोग र कोरहरू उत्पन्न गर्नको लागि थप जानकारीको लागि, Libero® SoC प्रयोगकर्ता गाइडमा DirectCore प्रयोग गर्ने सन्दर्भ गर्नुहोस्।
चित्र ४-१। स्मार्ट डिजाइन कोर जेTAGडिबग उदाहरण View J प्रयोग गर्दैTAG हेडर

चित्र ४-१। स्मार्ट डिजाइन कोर जेTAGGPIO पिनहरू प्रयोग गरेर डिबग उदाहरण

CoreJ कन्फिगर गर्दैTAGSmartDesign मा डिबग गर्नुहोस्

कोर SmartDesign मा कन्फिगरेसन GUI प्रयोग गरेर कन्फिगर गरिएको छ। एक पूर्वampGUI को le निम्न चित्रमा देखाइएको छ।
चित्र ४-३। CoreJ कन्फिगर गर्दैTAGSmartDesign मा डिबग गर्नुहोस्

PolarFire को लागि, UJTAG_SEC ले UJ चयन गर्छTAG_SEC म्याक्रो UJ को सट्टाTAG म्याक्रो जब UJTAG_BYPASS असक्षम छ। यो सबै अन्य परिवारहरूको लागि बेवास्ता गरिएको छ।
डिबग लक्ष्यहरूको संख्या 16 डिबग लक्ष्यहरू सम्म कन्फिगर योग्य छ, UJ सँगTAG_BYPASS असक्षम गरिएको छ र UJ सँग 4 डिबग लक्ष्यहरू सम्मTAG_BYPASS सक्षम गरियो।
UJTAG_BYPASS ले UJ मार्फत डिबगिङ चयन गर्छTAG र FlashPro हेडर, र GPIO पिनहरू मार्फत डिबग गर्दै।
लक्ष्य # IR कोड J होTAG IR कोड डिबग लक्ष्यमा दिइएको छ। यो मा निर्दिष्ट दायरा भित्र एक अद्वितीय मान हुनुपर्छ तालिका ३-१।

सिमुलेशन प्रवाह

CoreJ को साथ एक प्रयोगकर्ता testbench प्रदान गरिएको छTAGडिबग। सिमुलेशनहरू चलाउन:

SmartDesign भित्र प्रयोगकर्ता testbench प्रवाह चयन गर्नुहोस्।
उत्पन्न फलकमा बचत गर्नुहोस् र उत्पन्न गर्नुहोस् क्लिक गर्नुहोस्। कोर कन्फिगरेसन GUI बाट प्रयोगकर्ता testbench चयन गर्नुहोस्।

जब SmartDesign ले Libero परियोजना उत्पन्न गर्दछ, यसले प्रयोगकर्ता testbench स्थापना गर्दछ files प्रयोगकर्ता testbench चलाउन:

CoreJ मा डिजाइन रूट सेट गर्नुहोस्TAGLibero डिजाइन पदानुक्रम फलकमा डिबग इन्स्ट्यान्टिएसन।
लाइबेरो डिजाइन फ्लो विन्डोमा प्रि-सिंथेसाइज गरिएको डिजाइन > सिमुलेटमा क्लिक गर्नुहोस्। यसले ModelSim सुरु गर्छ र स्वचालित रूपमा सिमुलेशन चलाउँछ।

Libero मा संश्लेषण

संश्लेषण चलाउन:

कोर सिन्थेसाइज गर्न Libero SoC डिजाइन फ्लो विन्डोमा सिन्थेसाइज आइकनमा क्लिक गर्नुहोस्। वैकल्पिक रूपमा, डिजाइन फ्लो विन्डोमा सिन्थेसाइज विकल्पमा दायाँ क्लिक गर्नुहोस्, र अन्तरक्रियात्मक रूपमा खोल्नुहोस् चयन गर्नुहोस्। संश्लेषण विन्डोले Synplify® परियोजना प्रदर्शन गर्दछ।
रन आइकनमा क्लिक गर्नुहोस्।
नोट: RTG4 का लागि, त्यहाँ घटना ट्रान्जिन्ट (SET) कम गरिएको चेतावनी छ, जसलाई बेवास्ता गर्न सकिन्छ किनभने यो IP विकास उद्देश्यका लागि मात्र प्रयोग गरिन्छ र विकिरण वातावरणमा प्रयोग हुने छैन।

Libero मा स्थान र मार्ग

एक पटक सिन्थेसिस पूरा भएपछि, प्लेसमेन्ट प्रक्रिया सुरु गर्न Libero SoC मा स्थान र मार्ग आइकनमा क्लिक गर्नुहोस्।

यन्त्र प्रोग्रामिङ

यदि UJAG_SEC सुविधा प्रयोग गरिएको छ र EN_SEC लाई शीर्ष स्तरको पोर्ट (उपकरण इनपुट पिन) मा प्रवर्द्धन गरिएको छ भने, तपाईंले J को समयमा कन्फिगर I/O राज्यहरू पहुँच गर्नुपर्दछ।TAG Libero प्रवाहमा कार्यक्रम डिजाइनको प्रोग्रामिङ खण्ड र EN_SEC पोर्टको लागि I/0 राज्य (आउटपुट मात्र) 1 मा सेट गरिएको छ भनी सुनिश्चित गर्नुहोस्।

यो कन्फिगरेसन J मा पहुँच कायम राख्न आवश्यक छTAG यन्त्र पुन:प्रोग्रामिङको लागि पोर्ट, किनभने परिभाषित सीमा स्क्यान दर्ता (BSR) मानले पुन: प्रोग्रामिङको क्रममा EN_SEC मा कुनै पनि बाह्य तर्क स्तरलाई ओभरराइड गर्छ।

प्रणाली एकीकरण

निम्न खण्डहरूले प्रणाली एकीकरण सम्बन्धित जानकारीको बारेमा छलफल गर्दछ।

IGLOO2/RTG4 को लागि प्रणाली स्तर डिजाइन

निम्न चित्रले J प्रदर्शन गर्न डिजाइन आवश्यकताहरू देखाउँछTAG सफ्टकोर प्रोसेसरको डिबगिङ, SoftConsole देखि J सम्मको कपडामा अवस्थितTAG IGLOO2 र RTG4 उपकरणहरूको लागि इन्टरफेस।
चित्र ५-१। RTG5/IGLOO1 JTAG डिबग डिजाइन

SmartFusion2 को लागि प्रणाली स्तर डिजाइन

निम्न चित्रले J प्रदर्शन गर्न डिजाइन आवश्यकताहरू देखाउँछTAG सफ्टकोर प्रोसेसरको डिबगिङ, SoftConsole देखि J सम्म फेब्रिकमा अवस्थितTAG SmartFusion2 उपकरणहरूको लागि इन्टरफेस।
चित्र ५-२। SmartFusion5 JTAG डिबग डिजाइन

UJTAG_सेकेन्ड

यन्त्रहरूको PolarFire परिवारको लागि, यो रिलीजले प्रयोगकर्तालाई UJ बीच छनौट गर्न अनुमति दिन्छTAG र UJTAG_SEC, UJTAGGUI मा _SEC_EN प्यारामिटर कुन चाहिन्छ चयन गर्न प्रयोग गरिनेछ।

निम्न चित्रले UJ को भौतिक इन्टरफेसहरू प्रतिनिधित्व गर्ने सरल रेखाचित्र देखाउँछTAG/यूजेTAGPolarFire मा _SEC।

चित्र ५-३। PolarFire UJTAG_SEC म्याक्रो

डिजाइन बाधाहरू

CoreJ को साथ डिजाइनहरूTAGडिबगले TCK घडी डोमेनमा समय विश्लेषण प्रयोग गर्न अनुमति दिनको लागि, डिजाइन प्रवाहमा अवरोधहरू पालना गर्न अनुप्रयोगलाई आवश्यक छ।

बाधाहरू थप्न:

यदि Libero v11.7 वा उच्चमा परिष्कृत अवरोध प्रवाह प्रयोग गरिएको छ भने, DesignFlow सञ्झ्यालमा अवरोधहरू > व्यवस्थापन अवरोधहरू डबल-क्लिक गर्नुहोस् र समय ट्याबमा क्लिक गर्नुहोस्।
कन्स्ट्रेन्ट प्रबन्धक विन्डोको समय ट्याबमा, नयाँ SDC सिर्जना गर्न नयाँ क्लिक गर्नुहोस् file, र नाम file। डिजाइन अवरोधहरूमा घडी स्रोत अवरोधहरू समावेश छन् जुन यो खाली SDC मा प्रविष्ट गर्न सकिन्छ file.

यदि Libero v11.7 वा उच्चमा क्लासिक कन्स्ट्रेन्ट फ्लो प्रयोग गरिएको छ भने, डिजाइन फ्लो विन्डोमा, Create Constraints > Time Constraint मा दायाँ क्लिक गर्नुहोस्, र त्यसपछि Create New Constraint मा क्लिक गर्नुहोस्। यसले नयाँ SDC बनाउँछ file। डिजाइन अवरोधहरूमा घडी स्रोत अवरोधहरू समावेश छन्, जुन यो खाली SDC मा प्रविष्ट गरिएको छ। file.
TCK अवधि र आधा अवधि गणना गर्नुहोस्। FlashPro सँग डिबग गर्दा TCK 6 MHz मा सेट गरिएको छ, र FlashPro30 द्वारा डिबगिङ समर्थित हुँदा अधिकतम 5 MHz फ्रिक्वेन्सीमा सेट गरिएको छ। तपाईंले यो चरण पूरा गरेपछि, SDC मा निम्न बाधाहरू प्रविष्ट गर्नुहोस् file:
create_clock -नाम { TCK } \
- अवधि TCK_PERIOD \
- तरंगरूप { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] पूर्वका लागिampले, 6 MHz को TCK फ्रिक्वेन्सी प्रयोग गर्ने डिजाइनको लागि निम्न बाधाहरू लागू गरिन्छ।
  create_clock -नाम { TCK } \
- अवधि १६६.६७ \
- तरंगरूप { 0 83.33 } \ [ get_ports { TCK } ]

सबै बाधाहरू जोड्नुहोस् fileसंश्लेषण, स्थान-र-रुट, र समय प्रमाणीकरणको साथtagमा बाधा प्रबन्धक > समय ट्याब। यो SDC का लागि सम्बन्धित चेक बाकसहरू चयन गरेर पूरा हुन्छ files जसमा बाधाहरू प्रवेश गरिएको थियो

संशोधन इतिहास

पोर्ट नाम	चौडाइ	दिशा	विवरण
JTAG ट्याप पोर्टहरू
TDI	1	इनपुट	डाटा परीक्षण गर्नुहोस्। TAP बाट क्रमिक डेटा इनपुट।
TCK	1	इनपुट	परीक्षण घडी। CoreJ भित्रका सबै अनुक्रमिक तत्वहरूको घडी स्रोतTAGडिबग गर्नुहोस्।
TMS	1	इनपुट	परीक्षण मोड चयन गर्नुहोस्।
TDO	1	आउटपुट	परीक्षण डाटा बाहिर। TAP मा क्रमिक डेटा आउटपुट।
TRSTB	1	इनपुट	परीक्षण रिसेट। TAP बाट सक्रिय कम रिसेट इनपुट।
JTAG लक्ष्य X पोर्टहरू
TGT_TDO_x	1	इनपुट	डिबग लक्ष्य x बाट TAP मा डेटा आउट गर्नुहोस्। लक्षित TDO पोर्टमा जडान गर्नुहोस्।
TGT_TCK_x	1	आउटपुट	लक्ष्य x डिबग गर्न घडी आउटपुट परीक्षण गर्नुहोस्। TCK लाई CoreJ भित्र आन्तरिक रूपमा विश्वव्यापी, कम स्क्यु नेटमा प्रवर्द्धन गरिएको छTAGडिबग गर्नुहोस्।
TGT_TRST_x	1	आउटपुट	सक्रिय-उच्च परीक्षण रिसेट। TGT_ACTIVE_HIGH_RESET_x =1 हुँदा मात्र प्रयोग गरिन्छ
TGT_TRSTN_x	1	आउटपुट	सक्रिय-कम परीक्षण रिसेट। TGT_ACTIVE_HIGH_RESET_x =0 हुँदा मात्र प्रयोग गरिन्छ
TGT_TMS_x	1	आउटपुट	परीक्षण मोड लक्ष्य x डिबग गर्न आउटपुट चयन गर्नुहोस्।
TGT_TDI_x	1	आउटपुट	डाटा परीक्षण गर्नुहोस्। डिबग लक्ष्य x बाट क्रमिक डेटा इनपुट।
UJTAG_बाइपास_टीसीके_एक्स	1	इनपुट	GPIO पिनबाट लक्ष्य x डिबग गर्न घडी इनपुट परीक्षण गर्नुहोस्।
UJTAG_बाइपास_टीएमएस_एक्स	1	इनपुट	GPIO पिनबाट लक्ष्य x डिबग गर्न परीक्षण मोड चयन गर्नुहोस्।
UJTAG_बाइपास_टीडीआई_एक्स	1	इनपुट	टेस्ट डाटा इन, GPIO पिन बाट लक्ष्य x डिबग गर्न क्रमिक डेटा।
UJTAG_BYPASS_TRSTB_x	1	इनपुट	परीक्षण रिसेट। GPIO पिनबाट लक्ष्य x डिबग गर्न इनपुट रिसेट गर्नुहोस्।
UJTAG_बाइपास_टीडीओ_एक्स	1	आउटपुट	परीक्षण डेटा आउट, GPIO पिनबाट डिबग लक्ष्य x बाट क्रमिक डेटा।
SEC पोर्टहरू
EN_SEC	1	इनपुट	सुरक्षा सक्षम गर्दछ। TAP मा बाह्य TDI र TRSTB इनपुट ओभरराइड गर्न प्रयोगकर्ता डिजाइन सक्षम गर्दछ।सावधानी: यो पोर्ट जडान गर्दा विशेष ध्यान राख्नुहोस्। थप विवरणहरूको लागि तलको नोट र उपकरण प्रोग्रामिङ हेर्नुहोस्।
TDI_SEC	1	इनपुट	TDI सुरक्षा ओभरराइड। EN_SEC उच्च हुँदा TAP मा बाह्य TDI इनपुट ओभरराइड गर्दछ।
TRSTB_SEC	1	इनपुट	TRSTB सुरक्षा ओभरराइड। SEC_EN उच्च हुँदा TAP मा बाह्य TRSTB इनपुट ओभरराइड गर्दछ।
UTRSTB	1	आउटपुट	परीक्षण रिसेट मनिटर
UTMS	1	आउटपुट	परीक्षण मोड मनिटर चयन गर्नुहोस्

माइक्रोचिप Webसाइट

माइक्रोचिपले हाम्रो मार्फत अनलाइन समर्थन प्रदान गर्दछ webसाइट मा www.microchip.com/। यो webसाइट बनाउन प्रयोग गरिन्छ files र जानकारी सजिलै ग्राहकहरु लाई उपलब्ध छ। उपलब्ध सामग्री मध्ये केही समावेश:

उत्पादन समर्थन - डाटा पाना र इरेटा, एप्लिकेसन नोटहरू र sample प्रोग्रामहरू, डिजाइन स्रोतहरू, प्रयोगकर्ताको गाइड र हार्डवेयर समर्थन कागजातहरू, नवीनतम सफ्टवेयर रिलीजहरू र अभिलेख गरिएको सफ्टवेयर
सामान्य प्राविधिक समर्थन - बारम्बार सोधिने प्रश्नहरू (FAQs), प्राविधिक समर्थन अनुरोधहरू, अनलाइन छलफल समूहहरू, माइक्रोचिप डिजाइन पार्टनर कार्यक्रम सदस्य सूची
माइक्रोचिप को व्यापार - उत्पादन चयनकर्ता र अर्डर गाइडहरू, नवीनतम माइक्रोचिप प्रेस विज्ञप्ति, सेमिनार र घटनाहरूको सूची, माइक्रोचिप बिक्री कार्यालयहरूको सूची, वितरक र कारखाना प्रतिनिधिहरू

उत्पादन परिवर्तन सूचना सेवा

माइक्रोचिपको उत्पादन परिवर्तन सूचना सेवाले ग्राहकहरूलाई माइक्रोचिप उत्पादनहरूमा अद्यावधिक राख्न मद्दत गर्दछ। कुनै निर्दिष्ट उत्पादन परिवार वा रुचिको विकास उपकरणसँग सम्बन्धित परिवर्तनहरू, अद्यावधिकहरू, संशोधनहरू वा त्रुटिहरू हुँदा सदस्यहरूले इमेल सूचना प्राप्त गर्नेछन्।

दर्ता गर्न, जानुहोस् www.microchip.com/pcn र दर्ता निर्देशनहरू पालना गर्नुहोस् ग्राहक समर्थन माइक्रोचिप उत्पादनका प्रयोगकर्ताहरूले धेरै च्यानलहरू मार्फत सहायता प्राप्त गर्न सक्छन्:

वितरक वा प्रतिनिधि

स्थानीय बिक्री कार्यालय
इम्बेडेड समाधान इन्जिनियर (ESE) प्राविधिक समर्थन ग्राहकहरूले समर्थनको लागि आफ्नो वितरक, प्रतिनिधि वा ESE लाई सम्पर्क गर्नुपर्छ। स्थानीय बिक्री कार्यालयहरू पनि ग्राहकहरूलाई मद्दत गर्न उपलब्ध छन्। यस कागजातमा बिक्री कार्यालय र स्थानहरूको सूची समावेश गरिएको छ।

प्राविधिक सहयोग मार्फत उपलब्ध छ webसाइट मा: www.microchip.com/support

माइक्रोचिप उपकरण कोड सुरक्षा सुविधा

माइक्रोचिप उपकरणहरूमा कोड सुरक्षा सुविधाको निम्न विवरणहरू नोट गर्नुहोस्:

माइक्रोचिप उत्पादनहरूले तिनीहरूको विशेष माइक्रोचिप डेटा पानामा समावेश विशिष्टताहरू पूरा गर्दछ।
Microchip विश्वास गर्दछ कि यसको उत्पादनहरु को परिवार सुरक्षित छ जब अभिप्रेत तरीका मा र सामान्य अवस्थामा प्रयोग गरिन्छ।

माइक्रोचिप उपकरणहरूको कोड सुरक्षा सुविधाहरू उल्लङ्घन गर्ने प्रयासहरूमा बेइमान र सम्भवतः अवैध विधिहरू प्रयोग भइरहेका छन्। हामी विश्वास गर्छौं कि यी विधिहरूले माइक्रोचिपको डेटा पानाहरूमा समावेश अपरेटिङ स्पेसिफिकेशनहरू बाहिरको रूपमा माइक्रोचिप उत्पादनहरू प्रयोग गर्न आवश्यक छ। यी कोड सुरक्षा सुविधाहरू उल्लङ्घन गर्ने प्रयासहरू, सम्भवतः, माइक्रोचिपको बौद्धिक सम्पत्ति अधिकारहरू उल्लङ्घन नगरी पूरा गर्न सकिँदैन।
माइक्रोचिप कुनै पनि ग्राहकसँग काम गर्न इच्छुक छ जो यसको कोडको अखण्डताको बारेमा चिन्तित छन्।
न त माइक्रोचिप वा कुनै अन्य अर्धचालक निर्माताले यसको कोडको सुरक्षाको ग्यारेन्टी गर्न सक्छ। कोड सुरक्षाको मतलब यो होइन कि हामीले उत्पादन "अटूट" छ भनेर ग्यारेन्टी गर्दैछौं। कोड सुरक्षा निरन्तर विकसित हुँदैछ। हामी माइक्रोचिपमा हाम्रा उत्पादनहरूको कोड सुरक्षा सुविधाहरू निरन्तर सुधार गर्न प्रतिबद्ध छौं। माइक्रोचिपको कोड सुरक्षा सुविधा तोड्ने प्रयास डिजिटल मिलेनियम प्रतिलिपि अधिकार ऐनको उल्लङ्घन हुन सक्छ। यदि त्यस्ता कार्यहरूले तपाइँको सफ्टवेयर वा अन्य प्रतिलिपि अधिकार कार्यमा अनाधिकृत पहुँचलाई अनुमति दिन्छ भने, तपाइँसँग त्यो ऐन अन्तर्गत राहतको लागि मुद्दा हाल्ने अधिकार हुन सक्छ।

कानूनी सूचना

यस प्रकाशनमा समावेश जानकारी माइक्रोचिप उत्पादनहरूसँग डिजाइन र प्रयोग गर्ने एकमात्र उद्देश्यको लागि प्रदान गरिएको हो। यन्त्र अनुप्रयोगहरू र जस्तै बारे जानकारी तपाईंको सुविधाको लागि मात्र प्रदान गरिएको छ र अद्यावधिकहरूद्वारा हटाइएको हुन सक्छ। यो सुनिश्चित गर्न को लागी तपाइँको जिम्मेवारी हो कि तपाइँको आवेदन तपाइँको विशिष्टताहरु संग मिल्छ।
यो जानकारी माइक्रोचिप "जस्तो छ" द्वारा प्रदान गरिएको हो। माइक्रोचिपले कुनै प्रतिनिधित्व गर्दैन
वा कुनै पनि प्रकारको वारेन्टीहरू चाहे अभिव्यक्त वा निहित, लिखित वा मौखिक, वैधानिक
वा अन्यथा, जानकारीसँग सम्बन्धित तर कुनै पनि निहितमा सीमित छैन
गैर-उल्लंघन, व्यापारिक क्षमता, र विशेष उद्देश्यका लागि फिटनेस वा यसको अवस्था, गुणस्तर, वा कार्यसम्पादनसँग सम्बन्धित वारेन्टीहरूको वारेन्टीहरू। कुनै पनि हालतमा माइक्रोसिप कुनै पनि अप्रत्यक्ष, विशेष, दण्डात्मक, आकस्मिक वा परिणामात्मक हानि, क्षति, लागत वा कुनै पनि प्रकारको व्ययको लागि उत्तरदायी हुनेछैन जुन कुनै पनि प्रकारको जानकारीसँग सम्बन्धित छ हिपलाई \ सम्भाव्यताको सल्लाह दिइएको छ वा क्षतिहरू अनुमानित छन्। कानूनद्वारा अनुमति दिइएको पूर्ण हदसम्म, जानकारी वा यसको प्रयोगसँग सम्बन्धित कुनै पनि हिसाबले सबै दावीहरूमा माइक्रोचिपको पूर्ण दायित्वले शुल्कको रकम भन्दा बढि हुने छैन, यदि कुनै पनि रकममा, MICROCHIP जानकारी। जीवन समर्थन र/वा सुरक्षा अनुप्रयोगहरूमा माइक्रोचिप उपकरणहरूको प्रयोग पूर्ण रूपमा क्रेताको जोखिममा हुन्छ, र क्रेता कुनै पनि र सबै क्षतिहरू, दावीहरू, सूटहरू, वा त्यस्ता प्रयोगबाट हुने खर्चहरूबाट हानिरहित माइक्रोचिपको रक्षा गर्न, क्षतिपूर्ति गर्न र होल्ड गर्न सहमत हुन्छन्। कुनै पनि माइक्रोचिप बौद्धिक सम्पदा अधिकार अन्तर्गत कुनै पनि इजाजतपत्र, अस्पष्ट वा अन्यथा, अन्यथा भनिएको छैन।

अमेरिका	एशिया/प्यासिफिक	एशिया/प्यासिफिक	युरोप
कर्पोरेट कार्यालय2355 West Chandler Blvd। Chandler, AZ 85224-6199Tel: 480-792-7200Fax: 480-792-7277प्राविधिक समर्थन: www.microchip.com/support Web ठेगाना: www.microchip.com एटलान्टाDuluth, GATel: 678-957-9614फ्याक्स: ८००-५५५-०१९९अस्टिन, TXटेलिफोन: ८००-५५५-०१९९बोस्टन Westborough, MA टेलिफोन: 774-760-0087फ्याक्स: ८००-५५५-०१९९शिकागोItasca, ILTel: 630-285-0071Fax: ८००-५५५-०१९९डलासएडिसन, TXTel: 972-818-7423Fax: ८००-५५५-०१९९डेट्रोइटNovi, MITel: ८००-५५५-०१९९ह्युस्टन, TXटेलिफोन: ८००-५५५-०१९९इन्डियानापोलिस Noblesville, IN Tel: 317-773-8323Fax: 317-773-5453Tel: ८००-५५५-०१९९लस एन्जलस Mission Viejo, CA Tel: 949-462-9523Fax: 949-462-9608Tel: ८००-५५५-०१९९Raleigh, NCटेलिफोन: ८००-५५५-०१९९न्यूयोर्क, NYटेलिफोन: ८००-५५५-०१९९सान जोस, CAटेलिफोन: 408-735-9110 टेलिफोन: ८००-५५५-०१९९क्यानडा - टोरन्टोटेलिफोन: 905-695-1980फ्याक्स: ८००-५५५-०१९९	अस्ट्रेलिया - सिड्नीटेलिफोन: ६१-२-९८६८-६७३३चीन - बेइजिङटेलिफोन: ६१-२-९८६८-६७३३चीन - चेङ्दुटेलिफोन: ६१-२-९८६८-६७३३चीन - चोङकिङटेलिफोन: ६१-२-९८६८-६७३३चीन - डोंगगुआनटेलिफोन: ६१-२-९८६८-६७३३चीन - ग्वांगझाउटेलिफोन: ६१-२-९८६८-६७३३चीन - हांग्जाउटेलिफोन: ६१-२-९८६८-६७३३चीन - हङकङ SARटेलिफोन: ८६-१०-८५६९चीन - नान्जिङटेलिफोन: ६१-२-९८६८-६७३३चीन - किंगदाओटेलिफोन: ६१-२-९८६८-६७३३चीन - सांघाईटेलिफोन: ६१-२-९८६८-६७३३चीन - शेनयाङटेलिफोन: ६१-२-९८६८-६७३३चीन - शेन्जेनटेलिफोन: ६१-२-९८६८-६७३३चीन - सुजाउटेलिफोन: ६१-२-९८६८-६७३३चीन - वुहानटेलिफोन: ६१-२-९८६८-६७३३चीन - सियानटेलिफोन: ६१-२-९८६८-६७३३चीन - सियामेनटेलिफोन: ८६-१०-८५६९चीन - Zhuhaiटेलिफोन: ८६-१०-८५६९	भारत - बैंगलोरटेलिफोन: ६१-२-९८६८-६७३३भारत - नयाँ दिल्लीटेलिफोन: ६१-२-९८६८-६७३३भारत - पुणेटेलिफोन: ६१-२-९८६८-६७३३जापान - ओसाकाटेलिफोन: ६१-२-९८६८-६७३३जापान - टोकियोटेलिफोन: ८१-३-६८८०-३७७०कोरिया - डेगुटेलिफोन: ६१-२-९८६८-६७३३कोरिया - सियोलटेलिफोन: ६१-२-९८६८-६७३३मलेसिया - क्वालालम्पुरटेलिफोन: ६१-२-९८६८-६७३३मलेसिया - पेनाङटेलिफोन: ६१-२-९८६८-६७३३फिलिपिन्स - मनिलाटेलिफोन: ६१-२-९८६८-६७३३सिङ्गापुरटेलिफोन: ८६-१०-८५६९ताइवान - सिन चुटेलिफोन: ६१-२-९८६८-६७३३ताइवान - काओसिङटेलिफोन: ६१-२-९८६८-६७३३ताइवान - ताइपेईटेलिफोन: ६१-२-९८६८-६७३३थाइल्याण्ड - बैंककटेलिफोन: ६१-२-९८६८-६७३३भियतनाम - हो ची मिन्हटेलिफोन: ६१-२-९८६८-६७३३	अस्ट्रिया - वेल्सTel: 43-7242-2244-39Fax: 43-7242-2244-393डेनमार्क - कोपेनहेगनTel: 45-4485-5910Fax: 45-4485-2829फिनल्याण्ड - एस्पोटेलिफोन: ६१-२-९८६८-६७३३फ्रान्स - पेरिसTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79जर्मनी - Garchingटेलिफोन: ८६-१०-८५६९जर्मनी - हानटेलिफोन: ८६-१०-८५६९जर्मनी - Heilbronnटेलिफोन: ८६-१०-८५६९जर्मनी - कार्ल्सरुहेटेलिफोन: ८६-१०-८५६९जर्मनी - म्युनिखTel: 49-89-627-144-0Fax: 49-89-627-144-44जर्मनी - रोजेनहेमटेलिफोन: ६१-२-९८६८-६७३३इजरायल - रानानाटेलिफोन: ६१-२-९८६८-६७३३इटाली - मिलानTel: 39-0331-742611Fax: 39-0331-466781इटाली - पाडोभाटेलिफोन: ८६-१०-८५६९नेदरल्याण्ड्स - ड्रुनेनTel: 31-416-690399Fax: 31-416-690340नर्वे - ट्रोन्डहेमटेलिफोन: ४७-७२८८४३८८पोल्याण्ड - वार्साटेलिफोन: ८६-१०-८५६९रोमानिया - बुखारेस्टTel: 40-21-407-87-50स्पेन - म्याड्रिडTel: 34-91-708-08-90Fax: 34-91-708-08-91स्वीडेन - गोटेनबर्गTel: 46-31-704-60-40स्वीडेन - स्टकहोमटेलिफोन: ६१-२-९८६८-६७३३UK - WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820

कागजातहरू / स्रोतहरू

माइक्रोचिप टेक्नोलोजी कोर जेTAGडिबग प्रोसेसरहरू [pdf] प्रयोगकर्ता गाइड
कोर जेTAGडिबग प्रोसेसर, कोरजेTAGडिबग, प्रोसेसर

सन्दर्भहरू

प्रयोगकर्ता पुस्तिका

परिचय