Microchip Technology Core JTAG Sazlama Prosessorları İstifadəçi Təlimatı

Giriş

Əsas JTAG Debug v4.0 Birgə Test Fəaliyyət Qrupunun əlaqəsini asanlaşdırır (JTAG) uyğun yumşaq nüvəli prosessorlar JTAG Sazlama üçün TAP və ya Ümumi Məqsədli Giriş/Çıxış (GPIO) sancaqları. Bu IP nüvəsi bir cihaz daxilində maksimum 16 yumşaq nüvəli prosessorun sazlanmasını asanlaşdırır və həmçinin GPIO üzərindən dörd ayrı cihazda prosessorların sazlanmasına dəstək verir.

Xüsusiyyətlər

CoreJTAGDebug aşağıdakı əsas xüsusiyyətlərə malikdir:

• Parçanın J-ə girişini təmin edirTAG J vasitəsilə interfeysTAG TAP.
• Parçanın J-ə girişini təmin edirTAG GPIO pinləri vasitəsilə interfeys.
• J üçün IR Kodu dəstəyini konfiqurasiya edirTAG tunel çəkmə.
• J vasitəsilə birdən çox cihazın əlaqələndirilməsini dəstəkləyirTAG TAP.
• Çox prosessorlu sazlamanı dəstəkləyir.
• Aşağı əyilməli marşrutlaşdırma resurslarına ayrı saat və sıfırlama siqnallarını təşviq edir.
• Həm aktiv-aşağı, həm də aktiv-yüksək hədəf sıfırlamasını dəstəkləyir.
• J-ı dəstəkləyirTAG Təhlükəsizlik Monitoru İnterfeysi (UJTAG_SEC) PolarFire cihazları üçün.

Əsas versiya
Bu sənəd CoreJ-ə aiddirTAGSazlama v4.0

Dəstəklənən Ailələr

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• SmartFusion
• ProASIC3/3E/3L
• IGLOO
• IGLOOe/+

Cihazın İstifadəsi və Performansı

İstifadə və performans məlumatları dəstəklənən cihaz ailələri üçün aşağıdakı cədvəldə verilmişdir. Bu cədvəldə sadalanan məlumatlar yalnız göstəricidir. Əsas cihazın ümumi istifadəsi və performansı sistemdən asılıdır.
Cədvəl 1. Cihazın istifadəsi və performansı

Qeyd: Bu cədvəldəki məlumatlar -1 hissədə tipik sintez və yerləşdirmə parametrləri ilə Verilog RTL istifadə edərək əldə edilmişdir. Yüksək səviyyəli parametrlər və ya generiklər defolt parametrlərdə qaldı.

Funksional təsvir

CoreJTAGDebug UJ istifadə edirTAG J-a girişi təmin etmək üçün sərt makroTAG FPGA toxumasından interfeys. UJTAG sərt makro parçadan MSS və ya ASIC TAP nəzarətçisinin çıxışına qoşulmağı asanlaşdırır. Yalnız, UJ-nin bir nümunəsiTAG parçada makroya icazə verilir.
Şəkil 1-1. CoreJTAGDebug Blok Diaqramı

CoreJTAGDebug uj_j nümunəsini ehtiva edirtag J. həyata keçirən tunel nəzarətçisiTAG J. asanlaşdırmaq üçün tunel nəzarətçisiTAG FlashPro proqramçısı və hədəf softcore prosessoru arasında tunel. Softcore prosessoru xüsusi FPGA-nın J vasitəsilə birləşdirilirTAG interfeys sancaqları. J-dən IR skanlarıTAG interfeys FPGA toxumasında əlçatmazdır. Beləliklə, J sənaye standartını dəstəkləyən debug hədəfinə IR və DR taramalarını asanlaşdırmaq üçün tunel protokolu tələb olunur.TAG interfeys. Tunel nəzarətçisi DR skanı kimi ötürülən tunel paketini deşifrə edir və tunel paketinin məzmunu və UIREG vasitəsilə təqdim edilən IR registrinin məzmunu əsasında nəticədə IR və ya DR skanını yaradır. Tunel nəzarətçisi həmçinin IR registrinin məzmunu onun İR koduna uyğun gələndə tunel paketinin kodunu açır.

Şəkil 1-2. Tunel paket protokolu

Konfiqurasiya parametri tunel nəzarətçisi tərəfindən istifadə edilən IR kodunun konfiqurasiyasını təmin edir. Bir dizayn daxilində birdən çox softcore prosessorunun sazlanmasını asanlaşdırmaq üçün yaradılmış tunel nəzarətçilərinin sayı J təmin etməklə 1-16 arasında konfiqurasiya edilə bilər.TAG hər bir hədəf prosessor üçün uyğun interfeys. Bu hədəf prosessorların hər biri nümunə zamanı təyin edilmiş unikal IR kodu vasitəsilə ünvanlanır.

CLKINT və ya BFR buferi hər bir hədəf prosessorun sazlama interfeysinin TGT_TCK xəttində yaradılmışdır.

UJ-dən URSTB xəttiTAG makro (TRSTB) CoreJ daxilində qlobal mənbəyə yüksəldilirTAGDebug. CoreJ daxilində TGT_TRST xəttində isteğe bağlı çevirici yerləşdirilibTAGDaha sonra aktiv-yüksək sıfırlama mənbəyinə qoşulması gözlənilən sazlama hədəfinə qoşulma üçün sazlayın. O, J.-dən gələn TRSTB siqnalının qəbul edildiyi zaman konfiqurasiya edilirTAG TAP aşağı aktivdir. Bu konfiqurasiya bir və ya daha çox sazlama hədəfini tələb edirsə, əlavə qlobal marşrutlaşdırma resursu istehlak ediləcək.

UJ-dən URSTB xəttiTAG makro (TRSTB) CoreJ daxilində qlobal mənbəyə yüksəldilirTAGDebug. CoreJ daxilində TGT_TRST xəttində isteğe bağlı çevirici yerləşdirilibTAGDaha sonra aktiv-yüksək sıfırlama mənbəyinə qoşulması gözlənilən sazlama hədəfinə qoşulma üçün sazlayın. O, J.-dən gələn TRSTB siqnalının qəbul edildiyi zaman konfiqurasiya edilirTAG TAP aşağı aktivdir. TGT_TRSTN sazlama hədəfi üçün defolt aktiv aşağı çıxışdır. Bu konfiqurasiya bir və ya daha çox sazlama hədəfini tələb edirsə, əlavə qlobal marşrutlaşdırma resursu istehlak ediləcək.

Şəkil 1-3. CoreJTAGSerial məlumatların və saatların düzəldilməsi

Cihaz Zəncirləmə

Xüsusi inkişaf şurası və ya ailəsi üçün FPGA Proqramlaşdırma İstifadəçi Təlimatlarına baxın. Hər bir inkişaf şurası fərqli cilddə fəaliyyət göstərə bilərtages və onların inkişaf platformaları ilə bunun mümkün olub olmadığını yoxlamağı seçə bilərsiniz. Həmçinin, əgər siz çoxlu inkişaf lövhələrindən istifadə edirsinizsə, onların ümumi bir zəmini paylaşdığından əmin olun.

FlashPro başlığı vasitəsilə
FlashPro başlığından istifadə edərək parçada çoxlu cihazların zəncirlənməsini dəstəkləmək üçün uj_j-in çoxlu nümunələritag tələb olunur. Nüvənin bu versiyası uj_j-ni əl ilə yaratmağa ehtiyac olmadan maksimum 16 nüvəyə çıxışı təmin edir.tag. Hər bir nüvənin unikal IR kodu (0x55-dən 0x64-ə qədər) var ki, bu da ID koduna uyğun gələn xüsusi nüvəyə çıxışı təmin edəcək.

Şəkil 1-4. Tək Cihazda Tək Cihazda Çox Prosessor

CoreJ istifadə etmək üçünTAGBirdən çox cihazda sazlayın, cihazlardan biri master olmalıdır. Bu cihazda CoreJ varTAGDebug nüvəsi. Sonra hər bir prosessor aşağıdakı kimi birləşdirilir:
Şəkil 1-5. İki Cihazda Çoxlu Prosessorlar

Başqa bir lövhədə nüvəni ayırmaq üçün JTAG CoreJ-dən siqnallarTAGDebug SmartDesign-da yüksək səviyyəli pinlərə yüksəldilir. Daha sonra bunlar J ilə əlaqələndirilirTAG siqnalları birbaşa prosessorda verir.
Qeyd: CoreJTAGDebug, ikinci lövhə dizaynında, isteğe bağlıdır. Qeyd edək ki, UJ_JTAG makro və FlashPro başlığı ikinci lövhənin dizaynında istifadə edilmir.

SoftConsole-da sazlama üçün prosessor seçmək üçün sazlama konfiqurasiyalarına klikləyin və sonra Sazlayıcı nişanına klikləyin.

Aşağıdakı şəkildə göstərilən əmr yerinə yetirilir.

Şəkil 1-6. Sazlayıcı Konfiqurasiyası UJ_JTAG_İRKOD

UJ_JTAG_IRCODE hansı prosessoru sazladığınızdan asılı olaraq dəyişdirilə bilər. məsələnample: Cihaz 0-da, UJ_J-də prosessoru sazlamaq üçünTAG_IRCODE 0x55 və ya 0x56 olaraq təyin edilə bilər.

GPIO vasitəsilə
GPIO üzərindən debug etmək üçün UJ parametriTAG _BYPASS seçilib. Bir və dörd nüvə GPIO başlıqları və ya sancaqlar üzərindən düzəldilə bilər. SoftConsole v5.3 və ya daha yüksək versiyada olan GPIO-lardan istifadə edərək sazlama sessiyasını işə salmaq üçün Sazlama Konfiqurasiyası aşağıdakı kimi qurulmalıdır:
Şəkil 1-7. Sazlayıcı Konfiqurasiya GPIO

Qeyd: Əgər siz GPIO üzərindən düzəliş edirsinizsə, siz eyni vaxtda inkişaf lövhələrindəki FlashPro Başlığı və ya Daxili FlashPro5 vasitəsilə prosessoru sazlaya bilməzsiniz. məsələnample: FlashPro Header və ya Embedded FlashPro5, Identify və ya SmartDebug istifadə edərək sazlamağı asanlaşdırmaq üçün mövcuddur.
Şəkil 1-8. GPIO sancaqları üzərində sazlama

GPIO sancaqları vasitəsilə cihaz zəncirləmə
GPIO vasitəsilə birdən çox cihazın zəncirlənməsini dəstəkləmək üçün UJTAG_BYPASS parametri seçilməlidir. Sonra TCK, TMS və TRSTb siqnalları yüksək səviyyəli portlara yüksəldilə bilər. Bütün hədəf prosessorlarda TCK, TMS və TRSTb var. Bunlar aşağıda göstərilmir.
Şəkil 1-9. GPIO sancaqları vasitəsilə cihaz zəncirləmə

Əsasən JTAG zəncirdə, prosessorun TDO-su başqa bir prosessorun TDI-yə qoşulur və bu, bütün prosessorlar bu şəkildə zəncirlənənə qədər davam edir. Birinci prosessorun TDI və sonuncu prosessorun TDO-su J-ə qoşulurTAG proqramçı bütün prosessorları zəncirləyir. JTAG prosessorlardan gələn siqnallar CoreJ-ə yönləndirilirTAGOnlar zəncirlənə bilər, debug. Birdən çox cihaz arasında zəncirləmə tamamlanarsa, cihaz CoreJ iləTAGDebug əsas cihaza çevrilir.

Hər bir prosessor üçün IR kodunun bölüşdürülmədiyi GPIO debug ssenarisində hansı cihazın sazlandığını seçmək üçün dəyişdirilmiş OpenOCD skriptindən istifadə edilir. Hansı cihazın sazlanacağını seçmək üçün OpenOCD skripti dəyişdirilir. Mi-V dizaynı üçün file SoftConsole quraşdırma yerində, openocd/scripts/board/ microsemi-riscv.cfg altında tapılır. Digər prosessorlar üçün files eyni openocd yerində tapılır.
Qeyd:  Sazlama Konfiqurasiyası seçimləri də yenilənməlidir, əgər varsa file adı dəyişdirilir

Şəkil 1-10. Sazlama Konfiqurasiyası

İstifadəçi adı-riscv-gpio-chain.cfg-ni açın, aşağıdakı keçmişdirampgörülməli olanlardan:

Şəkil 1-11. MIV konfiqurasiyası File

Aşağıdakı parametrlər GPIO üzərindən tək cihazın sazlanması üçün işləyir. Bir zəncirin sazlanması üçün əlavə əmrlər əlavə edilməlidir, belə ki, sazlanmayan qurğular bypass rejiminə qoyulsun.

Zəncirdəki iki prosessor üçün aşağıdakı sample əmri yerinə yetirilir:

Bu, Target softcore Processor 1-i yan keçid rejiminə qoymaqla Hədəf softcore Processor 0-in sazlanmasına imkan verir. Hədəf softcore Processor 0-da debug etmək üçün aşağıdakı əmrdən istifadə olunur:

Qeyd:  Bu iki konfiqurasiya arasındakı yeganə fərq Microsemi RISCV konfiqurasiyasını çağıran mənbədir. file (microsemi-riscv.cfg) ya Target softcore Processor 0-da, ya da Target Softcore Processor 1-də sazlanarkən birinci olur. Zəncirdəki ikidən çox cihaz üçün əlavə jtag newtaps əlavə olunur. məsələnample, bir zəncirdə üç prosessor varsa, aşağıdakı əmrdən istifadə olunur:

Şəkil 1-12. Məsample Debug System

İnterfeys

Aşağıdakı bölmələr interfeyslə bağlı məlumatları müzakirə edir.

Konfiqurasiya Parametrləri

CoreJ üçün konfiqurasiya seçimləriTAGDebug aşağıdakı cədvəldə təsvir edilmişdir. Defoltdan başqa konfiqurasiya tələb olunarsa, konfiqurasiya edilə bilən seçimlər üçün müvafiq dəyərləri seçmək üçün SmartDesign-da Konfiqurasiya dialoq qutusundan istifadə edin.
Cədvəl 2-1. CoreJTAGSazlama Konfiqurasiya Seçimləri

Siqnal təsvirləri
Aşağıdakı cədvəldə CoreJ üçün siqnal təsvirləri verilmişdirTAGDebug.
Cədvəl 2-2. CoreJTAGI/O Siqnallarının Sazlanması

Qeydlər:

• Bütün siqnallar JTAG Yuxarıdakı TAP portlarının siyahısı SmartDesign-da yüksək səviyyəli portlara yüksəldilməlidir.
• SEC Portları yalnız UJ olduqda mövcuddurTAG_SEC_EN CoreJ vasitəsilə aktivləşdirilibTAGDebug konfiqurasiya GUI.
• EN_SEC girişini birləşdirərkən xüsusi diqqətli olun. Əgər EN_SEC yüksək səviyyəli porta (cihazın giriş pininə) yüksəldilirsə, siz J zamanı I/O vəziyyətlərini konfiqurasiya edin.TAG Libero axınında Proqram Dizaynının proqramlaşdırma bölməsi və EN_SEC portu üçün I/0 Vəziyyətinin (Yalnız Çıxış) 1-ə təyin olunduğundan əmin olun.

Xəritə və Təsvirləri Qeydiyyatdan Keçin

CoreJ üçün heç bir reyestr yoxdurTAGDebug.

Alət axını

Aşağıdakı bölmələr alət axını ilə bağlı məlumatları müzakirə edir.

Lisenziya

Bu IP Core-dan Libero SoC ilə istifadə etmək üçün lisenziya tələb olunmur.

RTL
Tam RTL kodu əsas və test stendləri üçün təmin edilir ki, bu da nüvənin SmartDesign ilə yaradılmasına imkan verir. Simulyasiya, Sintez və Layout Libero SoC daxilində həyata keçirilə bilər.

SmartDesign
Keçmişample icad edilmişdir view CoreJTAGDebug aşağıdakı şəkildə göstərilmişdir. Nüvələri yaratmaq və yaratmaq üçün SmartDesign-dan istifadə haqqında ətraflı məlumat üçün Libero® SoC İstifadəçi Təlimatında DirectCore-dan istifadəyə baxın.
Şəkil 4-1. SmartDesign CoreJTAGSazlama Nümunəsi View istifadə edərək JTAG Başlıq

Şəkil 4-2. SmartDesign CoreJTAGGPIO sancaqlarından istifadə edərək nümunəni düzəldin

CoreJ konfiqurasiyasıTAGSmartDesign-da sazlama

Əsas SmartDesign-da konfiqurasiya GUI istifadə edərək konfiqurasiya edilir. KeçmişampGUI-nin le aşağıdakı şəkildə göstərilmişdir.
Şəkil 4-3. CoreJ konfiqurasiyasıTAGSmartDesign-da sazlama

PolarFire üçün, UJTAG_SEC UJ seçirTAGUJ əvəzinə _SEC makrosuTAG makro zaman UJTAG_BYPASS deaktiv edilib. Bütün digər ailələr üçün buna məhəl qoyulmur.
Sazlama Hədəflərinin Sayı UJ ilə 16 sazlama hədəfinə qədər konfiqurasiya edilə bilərTAG_BYPASS deaktiv edilib və UJ ilə 4-ə qədər sazlama hədəfiTAG_BYPASS aktivdir.
UJTAG_BYPASS UJ vasitəsilə sazlamanı seçirTAG və FlashPro başlığı və GPIO sancaqları vasitəsilə sazlama.
Hədəf # IR Kodu JTAG Sazlama hədəfinə verilən IR kodu. Bu, göstərilən diapazonda unikal dəyər olmalıdır Cədvəl 2-1.

Simulyasiya axınları

CoreJ ilə istifadəçi test masası təmin edilirTAGDebug. Simulyasiyaları işə salmaq üçün:

1. SmartDesign daxilində istifadəçi test masası axını seçin.
2. Yarat panelində Saxla və Yarat üzərinə klikləyin. Core Configuration GUI-dən istifadəçi test masasını seçin.

SmartDesign Libero layihəsini yaratdıqda, istifadəçi test masasını quraşdırır files. İstifadəçi test masasını işə salmaq üçün:

1. Dizayn kökünü CoreJ-ə təyin edinTAGLibero dizayn iyerarxiya panelində sazlama nümunəsi.
2. Libero Design Flow pəncərəsində Əvvəlcədən Sintezləşdirilmiş Dizaynı Doğrulayın > Simulyasiya edin. Bu, ModelSim-i işə salır və avtomatik olaraq simulyasiyanı işə salır.

Liberoda sintez

Sintezi işə salmaq üçün:

1. Nüvəni sintez etmək üçün Libero SoC Design Flow pəncərəsindəki Sintez et işarəsinə klikləyin. Alternativ olaraq, Dizayn axını pəncərəsində Sintez et seçimini sağ klikləyin və İnteraktiv olaraq Aç seçin. Sintez pəncərəsi Synplify® layihəsini göstərir.
2. Çalıştır simgesini basın.
   Qeyd: RTG4 üçün, bu IP yalnız inkişaf məqsədləri üçün istifadə edildiyi və radiasiya mühitində istifadə edilməyəcəyi üçün nəzərə alınmayan müvəqqəti hadisə (SET) azaldılmış xəbərdarlıq var.

Liberoda yer və marşrut

Sintez tamamlandıqdan sonra yerləşdirmə prosesinə başlamaq üçün Libero SoC-də Yer və Marşrut işarəsinə klikləyin.

Cihazın Proqramlaşdırılması

Əgər UJAG_SEC funksiyası istifadə edilərsə və EN_SEC yuxarı səviyyəli porta (cihazın giriş pininə) yüksəldilirsə, siz J zamanı I/O vəziyyətlərini konfiqurasiya edin.TAG Libero axınında Proqram Dizaynının proqramlaşdırma bölməsi və EN_SEC portu üçün I/0 Vəziyyətinin (Yalnız Çıxış) 1-ə təyin olunduğundan əmin olun.

Bu konfiqurasiya J-a girişi saxlamaq üçün lazımdırTAG cihazın yenidən proqramlaşdırılması üçün port, çünki müəyyən edilmiş Sərhəd Skan Qeydiyyatı (BSR) dəyəri yenidən proqramlaşdırma zamanı EN_SEC-də istənilən xarici məntiq səviyyəsini üstələyir.

Sistem inteqrasiyası

Aşağıdakı bölmələr sistem inteqrasiyası ilə bağlı məlumatları müzakirə edir.

IGLOO2/RTG4 üçün Sistem Səviyyə Dizaynı

Aşağıdakı şəkildə J-ni yerinə yetirmək üçün dizayn tələbləri göstərilirTAG SoftConsole-dan J-a qədər parçada yerləşən softcore prosessorunun sazlanmasıTAG IGLOO2 və RTG4 cihazları üçün interfeys.
Şəkil 5-1. RTG4/IGLOO2 JTAG Debug Design

SmartFusion2 üçün Sistem Səviyyə Dizaynı

Aşağıdakı şəkildə J-ni yerinə yetirmək üçün dizayn tələbləri göstərilirTAG SoftConsole-dan J-ə qədər parçada yerləşən softcore prosessorunun sazlanmasıTAG SmartFusion2 cihazları üçün interfeys.
Şəkil 5-2. SmartFusion2 JTAG Debug Design

UJTAG_SEC

PolarFire ailəsi üçün bu buraxılış istifadəçiyə UJ arasında seçim etməyə imkan verirTAG və UJTAG_SEC, UJTAGGUI-dəki _SEC_EN parametri hansının istədiyinizi seçmək üçün istifadə olunacaq.

Aşağıdakı şəkildə UJ-nin fiziki interfeyslərini təmsil edən sadə diaqram göstərilirTAG/UJTAGPolarFire-də _SEC.

Şəkil 5-3. PolarFire UJTAG_SEC Makro

Dizayn məhdudiyyətləri

CoreJ ilə dizaynlarTAGDebug, tətbiqdən TCK saat domenində vaxt analizinin istifadəsinə icazə vermək üçün dizayn axınındakı məhdudiyyətlərə əməl etməsini tələb edir.

Məhdudiyyətləri əlavə etmək üçün:

1. Libero v11.7 və ya daha yüksək versiyada Təkmilləşdirilmiş Məhdudiyyət axını istifadə edilərsə, DesignFlow pəncərəsində Məhdudiyyətlər > Məhdudiyyətləri idarə et üzərinə iki dəfə klikləyin və Zamanlama nişanına klikləyin.
2. Məhdudiyyət Meneceri pəncərəsinin Zamanlama sekmesinde, yeni SDC yaratmaq üçün Yeni düyməsinə klikləyin file, və adlandırın file. Dizayn məhdudiyyətlərinə bu boş SDC-yə daxil edilə bilən saat mənbəyi məhdudiyyətləri daxildir file.
3. Libero v11.7 və ya daha yüksək versiyada Klassik Məhdudiyyət axını istifadə edilərsə, Design Flow pəncərəsində Məhdudiyyətlər Yarat > Vaxt Məhdudiyyəti üzərinə sağ klikləyin və sonra Yeni Məhdudiyyət Yarat üzərinə klikləyin. O, yeni SDC yaradır file. Dizayn məhdudiyyətlərinə bu boş SDC-də daxil edilmiş saat mənbəyi məhdudiyyətləri daxildir file.
4. TCK dövrünü və yarım dövrünü hesablayın. Sazlama FlashPro ilə həyata keçirildikdə TCK 6 MHz-ə təyin edilir və sazlama FlashPro30 tərəfindən dəstəkləndikdə maksimum 5 MHz tezliyinə təyin edilir. Bu addımı tamamladıqdan sonra SDC-yə aşağıdakı məhdudiyyətləri daxil edin file:
   yaratmaq_saat -ad { TCK } \
   • dövr TCK_PERIOD \
   • dalğa forması { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Məsələnample, 6 MHz TCK tezliyindən istifadə edən dizayn üçün aşağıdakı məhdudiyyətlər tətbiq edilir.
     yaratmaq_saat -ad { TCK } \
   • dövr 166.67 \
   • dalğa forması { 0 83.33 } \ [ get_ports { TCK } ]
5. Bütün məhdudiyyətləri birləşdirin files Sintez, Yer və Marşrut və Vaxt Doğrulaması ilətagdaxilindədir Məhdudiyyət Meneceri > Vaxt nişanı. Bu, SDC üçün müvafiq onay qutularını seçməklə tamamlanır files məhdudiyyətlərin daxil edildiyi

Təftiş Tarixçəsi

Mikroçip Websayt

Microchip bizim vasitəsilə onlayn dəstək verir websaytında www.microchip.com/. Bu webetmək üçün saytdan istifadə olunur files və məlumatları müştərilər üçün asanlıqla əldə etmək. Mövcud məzmunun bəzilərinə aşağıdakılar daxildir:

• Məhsul Dəstəyi – Məlumat vərəqləri və səhvlər, ərizə qeydləri və sampproqramlar, dizayn resursları, istifadəçi təlimatları və texniki dəstək sənədləri, ən son proqram buraxılışları və arxivləşdirilmiş proqram təminatı
• Ümumi Texniki Dəstək – Tez-tez verilən suallar (FAQ), texniki dəstək sorğuları, onlayn müzakirə qrupları, Microchip dizayn tərəfdaşı proqramı üzvlərinin siyahısı
• Microchip biznesi – Məhsul seçimi və sifariş təlimatları, ən son Microchip press-relizləri, seminarlar və tədbirlərin siyahısı, Microchip satış ofislərinin, distribyutorların və zavod nümayəndələrinin siyahıları

Məhsul Dəyişikliyi Bildiriş Xidməti

Microchip-in məhsul dəyişikliyi bildiriş xidməti müştəriləri Microchip məhsulları ilə tanış etməyə kömək edir. Müəyyən bir məhsul ailəsi və ya maraq doğuran inkişaf aləti ilə bağlı dəyişikliklər, yeniləmələr, reviziyalar və ya səhvlər olduqda abunəçilər e-poçt bildirişi alacaqlar.

Qeydiyyatdan keçmək üçün daxil olun www.microchip.com/pcn seçin və Müştəri Dəstəyi üzrə qeydiyyat təlimatlarına əməl edin  Microchip məhsullarının istifadəçiləri bir neçə kanal vasitəsilə yardım ala bilərlər:

• Distribyutor və ya Nümayəndə
• Yerli Satış Ofisi
• Daxili Həllər Mühəndisi (ESE) Texniki Dəstək Müştərilər dəstək üçün distribyutor, nümayəndə və ya ESE ilə əlaqə saxlamalıdırlar. Müştərilərə kömək etmək üçün yerli satış ofisləri də mövcuddur. Satış ofislərinin və yerlərinin siyahısı bu sənədə daxil edilmişdir.

vasitəsilə texniki dəstək mövcuddur websaytda: www.microchip.com/support

Mikroçip Cihazları Kod Qoruma Xüsusiyyəti

Microchip cihazlarında kod mühafizəsi funksiyasının aşağıdakı təfərrüatlarına diqqət yetirin:

• Microchip məhsulları xüsusi Microchip Data Sheet-də olan spesifikasiyalara cavab verir.
• Microchip hesab edir ki, onun məhsulları ailəsi nəzərdə tutulmuş qaydada və normal şəraitdə istifadə edildikdə təhlükəsizdir.
• Microchip cihazlarının kod qoruma xüsusiyyətlərini pozmaq cəhdlərində qeyri-dürüst və ola bilsin ki, qeyri-qanuni üsullardan istifadə edilir. Biz inanırıq ki, bu üsullar Microchip məhsullarından Microchip Data Sheets-də olan əməliyyat spesifikasiyalarından kənar bir şəkildə istifadə etməyi tələb edir. Bu kod qoruma xüsusiyyətlərini pozmaq cəhdləri, çox güman ki, Microchip-in əqli mülkiyyət hüquqlarını pozmadan həyata keçirilə bilməz.
• Microchip kodunun bütövlüyündən narahat olan istənilən müştəri ilə işləməyə hazırdır.
• Nə Microchip, nə də hər hansı digər yarımkeçirici istehsalçısı öz kodunun təhlükəsizliyinə zəmanət verə bilməz. Kodun qorunması o demək deyil ki, biz məhsulun “qırılmaz” olmasına zəmanət veririk. Kod mühafizəsi daim inkişaf edir. Biz Microchip olaraq məhsullarımızın kod qoruma xüsusiyyətlərini davamlı olaraq təkmilləşdirməyə qərarlıyıq. Microchip-in kod mühafizəsi funksiyasını pozmaq cəhdləri Rəqəmsal Minilliyin Müəllif Hüquqları Qanununun pozulması ola bilər. Əgər bu cür hərəkətlər proqram təminatınıza və ya digər müəllif hüquqları ilə qorunan işinizə icazəsiz girişə icazə verirsə, sizin həmin Qanuna uyğun olaraq məhkəməyə müraciət etmək hüququnuz ola bilər.

Hüquqi Bildiriş

Bu nəşrdə olan məlumat yalnız Microchip məhsulları ilə dizayn etmək və istifadə etmək məqsədi ilə verilir. Cihaz proqramları və buna bənzər məlumatlar yalnız sizin rahatlığınız üçün verilir və yeniləmələr ilə əvəz oluna bilər. Tətbiqinizin spesifikasiyalarınıza uyğun olmasını təmin etmək sizin məsuliyyətinizdir.
BU MƏLUMAT "OLDUĞU KİMİ" MİKROÇİP TARAFINDAN TƏQDİM EDİLİR. MİKROÇİP HEÇ BİR TƏKLİF VERMİR
VƏ ya açıq və ya dolayısı ilə, yazılı və ya şifahi, qanunla müəyyən edilmiş hər hansı ZƏMANƏT
VƏ YA BAŞQA MƏLUMATLARLA BAĞLI OLAN, O cümlədən, lakin bununla məhdudlaşmayan
POZUNMAMAĞA, TƏCİRİN QABİLİYYƏTİNƏ VƏ XÜSUSİ MƏQSƏDƏ UYĞUNLUĞA ZƏMANƏTLƏR VƏ YA ONUN VƏZİYYƏTİ, KEYFİYYƏTİ VƏ YA PERFORMANSINI İLƏ BAĞLI ZƏMANƏTLƏR. MİKROÇİP HEÇ BİR HALDA MƏLUMAT OLMAYACAQ, MƏLUMATLARLA İLGİLİ HƏR DOLAYI, XÜSUSİ, CƏZA, TƏSADİVƏ VƏ YA NƏTİCƏLİ İTKİYƏ, ZƏRƏ, XƏRÇƏ VƏ YA XƏRÇƏLƏR, İP-ə \MÜMKÜNLƏR HAQQINDA MƏSLƏHƏT OLUNUB VƏ YA ZƏRƏRLƏR GÖRÜNƏMƏKDİR. QANUNUN İCAZƏ VERDİĞİ TAM HƏRÇƏDƏ MİKROÇİPİN BÜTÜN İDDİALAR ÜZRƏ MƏLUMAT VƏ YA ONUN İSTİFADƏSİ İLƏ ƏLAQƏDƏN HƏR ÜZRƏ ÜMUMİ MƏSULİYYƏTİ, HƏMİNƏ HƏR HANSI OLARSA, HƏMİN MƏLUMATLARININ MƏBLƏQİNDƏN ÇOX OLMAYACAQ. . Mikroçip cihazlarının həyat dəstəyi və/yaxud təhlükəsizlik proqramlarında istifadəsi riski tamamilə alıcının üzərinə düşür və alıcı belə istifadə nəticəsində yaranan hər hansı və bütün zərərlərdən, iddialardan, iddialardan və ya məsrəflərdən Microchip-i müdafiə etməyə, kompensasiya etməyə və zərərsiz saxlamağa razılaşır. Hər hansı bir Microchip əqli mülkiyyət hüququ altında başqa cür göstərilmədiyi təqdirdə heç bir lisenziya, dolayısı ilə və ya başqa şəkildə ötürülmür.

Sənədlər / Resurslar

Microchip Technology CoreJTAGSazlama prosessorları [pdf] İstifadəçi təlimatı CoreJTAGDebug Prosessorları, CoreJTAGDebug, Prosessorlar

İstinadlar

• İstifadəçi təlimatı