ເທັກໂນໂລຢີ Microchip Core JTAG ຄູ່ມືຜູ້ໃຊ້ Debug Processors

ແນະນຳ

ຫຼັກ JTAG Debug v4.0 ອຳນວຍຄວາມສະດວກໃນການເຊື່ອມຕໍ່ຂອງກຸ່ມປະຕິບັດການທົດສອບຮ່ວມ (JTAG) ໂປເຊດເຊີຫຼັກອ່ອນທີ່ເຂົ້າກັນໄດ້ກັບ JTAG ແຕະ ຫຼື ປັກໝຸດການປ້ອນຂໍ້ມູນ/ການສົ່ງອອກຈຸດປະສົງທົ່ວໄປ (GPIO) ສຳລັບການດີບັກ. ຫຼັກ IP ນີ້ອຳນວຍຄວາມສະດວກໃນການດີບັ໊ກຂອງໂປເຊດເຊີຫຼັກອ່ອນໄດ້ສູງສຸດ 16 ໜ່ວຍພາຍໃນອຸປະກອນດຽວ, ແລະຍັງສະໜອງການຮອງຮັບການດີບັ໊ກຂອງໂປເຊດເຊີໃນສີ່ອຸປະກອນແຍກຕ່າງຫາກຜ່ານ GPIO.

ຄຸນສົມບັດ

CoreJTAGDebug ມີ​ລັກ​ສະ​ນະ​ທີ່​ສໍາ​ຄັນ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• ສະຫນອງການເຂົ້າເຖິງ fabric ກັບ JTAG ການໂຕ້ຕອບໂດຍຜ່ານ JTAG ແຕະ.
• ສະຫນອງການເຂົ້າເຖິງ fabric ກັບ JTAG ການໂຕ້ຕອບຜ່ານ GPIO pins.
• ຕັ້ງຄ່າການສະຫນັບສະຫນູນລະຫັດ IR ສໍາລັບ JTAG ການເຈາະອຸໂມງ.
• ສະຫນັບສະຫນູນການເຊື່ອມຕໍ່ຂອງອຸປະກອນຫຼາຍໂດຍຜ່ານ JTAG ແຕະ.
• ຮອງຮັບການດີບັກຫຼາຍຕົວປະມວນຜົນ.
• ສົ່ງເສີມໂມງແຍກຕ່າງຫາກ ແລະຣີເຊັດສັນຍານໃຫ້ກັບຊັບພະຍາກອນການກຳນົດເສັ້ນທາງທີ່ບໍ່ຄ່ອຍຄ່ອງຕົວ.
• ຮອງຮັບທັງ active-low ແລະ active-high target reset.
• ສະ​ຫນັບ​ສະ​ຫນູນ JTAG ການໂຕ້ຕອບຕິດຕາມກວດກາຄວາມປອດໄພ (UJTAG_SEC) ສໍາລັບອຸປະກອນ PolarFire.

ຮຸ່ນຫຼັກ
ເອກະສານນີ້ໃຊ້ກັບ CoreJTAGດີບັກ v4.0

ຄອບຄົວທີ່ສະຫນັບສະຫນູນ

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• SmartFusion
• ProASIC3/3E/3L
• IGLOO
• IGLOOe/+

ການນໍາໃຊ້ອຸປະກອນແລະປະສິດທິພາບ

ຂໍ້ມູນການນຳໃຊ້ ແລະປະສິດທິພາບແມ່ນລະບຸໄວ້ໃນຕາຕະລາງຕໍ່ໄປນີ້ສຳລັບຄອບຄົວອຸປະກອນທີ່ຮອງຮັບ. ຂໍ້ມູນທີ່ລະບຸໄວ້ໃນຕາຕະລາງນີ້ແມ່ນພຽງແຕ່ຕົວຊີ້ວັດ. ການນໍາໃຊ້ອຸປະກອນໂດຍລວມແລະການປະຕິບັດຂອງຫຼັກແມ່ນຂຶ້ນກັບລະບົບ.
ຕາຕະລາງ 1. ການນຳໃຊ້ອຸປະກອນ ແລະ ປະສິດທິພາບ

ໝາຍເຫດ: ຂໍ້ມູນໃນຕາຕະລາງນີ້ແມ່ນບັນລຸໄດ້ໂດຍໃຊ້ Verilog RTL ດ້ວຍການສັງເຄາະແບບປົກກະຕິແລະການຕັ້ງຄ່າຮູບແບບໃນ -1 ພາກສ່ວນ. ພາຣາມິເຕີລະດັບສູງສຸດ ຫຼື generics ໄດ້ຖືກປະໄວ້ໃນການຕັ້ງຄ່າເລີ່ມຕົ້ນ.

ຄໍາອະທິບາຍຫນ້າທີ່

CoreJTAGDebug ໃຊ້ UJTAG ມະຫາພາກຍາກເພື່ອສະຫນອງການເຂົ້າເຖິງ JTAG ການໂຕ້ຕອບຈາກຜ້າ FPGA. UJTAG ມະຫາພາກຍາກອຳນວຍຄວາມສະດວກໃນການເຊື່ອມຕໍ່ກັບຜົນຜະລິດຂອງຕົວຄວບຄຸມ MSS ຫຼື ASIC TAP ຈາກຜ້າ. ພຽງແຕ່, ຕົວຢ່າງຫນຶ່ງຂອງ UJTAG ມະຫາພາກແມ່ນອະນຸຍາດໃຫ້ຢູ່ໃນຜ້າ.
ຮູບທີ 1-1. CoreJTAGDebug Block Diagram

CoreJTAGDebug ປະ​ກອບ​ດ້ວຍ instantiation ຂອງ uj_j ໄດ້tag ຕົວຄວບຄຸມອຸໂມງ, ເຊິ່ງປະຕິບັດ JTAG ຕົວຄວບຄຸມອຸໂມງເພື່ອອໍານວຍຄວາມສະດວກ JTAG tunneling ລະຫວ່າງໂປຣແກມ FlashPro ແລະໂປເຊດເຊີ softcore ເປົ້າຫມາຍ. ໂປເຊດເຊີ softcore ແມ່ນເຊື່ອມຕໍ່ຜ່ານ FPGA ຂອງ JTAG ອິນເຕີເຟດ PINs. IR scans ຈາກ JTAG ການໂຕ້ຕອບແມ່ນບໍ່ສາມາດເຂົ້າເຖິງໄດ້ໃນຜ້າ FPGA. ດັ່ງນັ້ນ, ອະນຸສັນຍາອຸໂມງແມ່ນຈໍາເປັນເພື່ອອໍານວຍຄວາມສະດວກໃນການສະແກນ IR ແລະ DR ໄປຫາເປົ້າຫມາຍ debug, ເຊິ່ງສະຫນັບສະຫນູນມາດຕະຖານອຸດສາຫະກໍາ J.TAG ການໂຕ້ຕອບ. ຕົວຄວບຄຸມອຸໂມງຖອດລະຫັດແພັກເກັດອຸໂມງທີ່ຖືກໂອນເປັນ DR scan ແລະສ້າງຜົນການສະແກນ IR ຫຼື DR, ອີງຕາມເນື້ອໃນຂອງແພັກເກັດອຸໂມງ ແລະເນື້ອໃນຂອງທະບຽນ IR ທີ່ສະໜອງໃຫ້ຜ່ານ UIREG. ຕົວຄວບຄຸມອຸໂມງຍັງຖອດລະຫັດແພັກເກັດອຸໂມງ, ເມື່ອເນື້ອໃນຂອງທະບຽນ IR ກົງກັບລະຫັດ IR ຂອງມັນ.

ຮູບທີ 1-2. Tunnel Packet Protocol

ພາລາມິເຕີການຕັ້ງຄ່າໃຫ້ການຕັ້ງຄ່າລະຫັດ IR ທີ່ໃຊ້ໂດຍຕົວຄວບຄຸມອຸໂມງ. ເພື່ອອໍານວຍຄວາມສະດວກໃນການດີບັກຂອງໂປເຊດເຊີ softcore ຫຼາຍພາຍໃນການອອກແບບດຽວ, ຈໍານວນຕົວຄວບຄຸມອຸໂມງທັນທີແມ່ນສາມາດຕັ້ງຄ່າໄດ້ຈາກ 1-16, ສະຫນອງ J.TAG ການໂຕ້ຕອບທີ່ສອດຄ່ອງກັບແຕ່ລະໂຮງງານຜະລິດເປົ້າຫມາຍ. ໂປເຊດເຊີເປົ້າຫມາຍເຫຼົ່ານີ້ແມ່ນແຕ່ລະຄົນສາມາດແກ້ໄຂໄດ້ໂດຍຜ່ານລະຫັດ IR ທີ່ເປັນເອກະລັກທີ່ກໍານົດໄວ້ໃນເວລາທັນທີ.

A CLKINT ຫຼື BFR buffer ແມ່ນ instantiated ໃນແຖວ TGT_TCK ຂອງແຕ່ລະຕົວໂຕ້ຕອບການດີບັກຂອງໂປເຊດເຊີເປົ້າຫມາຍ.

ສາຍ URSTB ຈາກ UJTAG macro (TRSTB) ຖືກສົ່ງເສີມເປັນຊັບພະຍາກອນທົ່ວໂລກພາຍໃນ CoreJTAGດີບັກ. inverter ທາງເລືອກແມ່ນວາງຢູ່ໃນເສັ້ນ TGT_TRST ພາຍໃນ CoreJTAGDebug ສໍາລັບການເຊື່ອມຕໍ່ກັບເປົ້າຫມາຍ debug, ເຊິ່ງຄາດວ່າຈະເຊື່ອມຕໍ່ກັບແຫຼ່ງ reset ສູງທີ່ມີການເຄື່ອນໄຫວ. ມັນຖືກຕັ້ງຄ່າເມື່ອສົມມຸດວ່າສັນຍານ TRSTB ທີ່ເຂົ້າມາຈາກ JTAG TAP ມີການເຄື່ອນໄຫວຕໍ່າ. ຖ້າການຕັ້ງຄ່ານີ້ຕ້ອງການຫນຶ່ງຫຼືຫຼາຍເປົ້າຫມາຍ debug, ຊັບພະຍາກອນການກໍານົດເສັ້ນທາງທົ່ວໂລກເພີ່ມເຕີມຈະຖືກບໍລິໂພກ.

ສາຍ URSTB ຈາກ UJTAG macro (TRSTB) ຖືກສົ່ງເສີມເປັນຊັບພະຍາກອນທົ່ວໂລກພາຍໃນ CoreJTAGດີບັກ. inverter ທາງເລືອກແມ່ນວາງຢູ່ໃນເສັ້ນ TGT_TRST ພາຍໃນ CoreJTAGDebug ສໍາລັບການເຊື່ອມຕໍ່ກັບເປົ້າຫມາຍ debug, ເຊິ່ງຄາດວ່າຈະເຊື່ອມຕໍ່ກັບແຫຼ່ງ reset ສູງທີ່ມີການເຄື່ອນໄຫວ. ມັນຖືກຕັ້ງຄ່າເມື່ອສົມມຸດວ່າສັນຍານ TRSTB ທີ່ເຂົ້າມາຈາກ JTAG TAP ມີການເຄື່ອນໄຫວຕໍ່າ. TGT_TRSTN ເປັນຄ່າເລີ່ມຕົ້ນທີ່ເຮັດວຽກຕໍ່າສໍາລັບເປົ້າໝາຍດີບັກ. ຖ້າການຕັ້ງຄ່ານີ້ຕ້ອງການຫນຶ່ງຫຼືຫຼາຍເປົ້າຫມາຍ debug, ຊັບພະຍາກອນການກໍານົດເສັ້ນທາງທົ່ວໂລກເພີ່ມເຕີມຈະຖືກບໍລິໂພກ.

ຮູບທີ 1-3. CoreJTAGDebug Serial Data ແລະໂມງ

ຕ່ອງໂສ້ອຸປະກອນ

ອ້າງອີງເຖິງ FPGA Programming User Guides ສໍາລັບຄະນະພັດທະນາສະເພາະ ຫຼືຄອບຄົວ. ແຕ່ລະຄະນະພັດທະນາອາດຈະດໍາເນີນການຢູ່ໃນ vol ທີ່ແຕກຕ່າງກັນtages, ແລະທ່ານອາດຈະເລືອກທີ່ຈະກວດສອບວ່າມັນເປັນໄປໄດ້ກັບເວທີການພັດທະນາຂອງພວກເຂົາ. ນອກຈາກນັ້ນ, ຖ້າທ່ານກໍາລັງໃຊ້ກະດານພັດທະນາຫຼາຍ, ໃຫ້ແນ່ໃຈວ່າ, ພວກເຂົາແບ່ງປັນພື້ນຖານທົ່ວໄປ.

ຜ່ານ FlashPro Header
ເພື່ອສະຫນັບສະຫນູນລະບົບຕ່ອງໂສ້ຂອງອຸປະກອນຫຼາຍອັນໃນ fabric ໂດຍໃຊ້ສ່ວນຫົວ FlashPro, ຫຼາຍຕົວຢ່າງຂອງ uj_jtag ຕ້ອງການ. ເວີຊັ່ນຂອງຫຼັກນີ້ໃຫ້ການເຂົ້າເຖິງສູງສຸດ 16 cores ໂດຍບໍ່ຕ້ອງໃຊ້ uj_j instantiating ດ້ວຍຕົນເອງ.tag. ແຕ່ລະຫຼັກມີລະຫັດ IR ທີ່ເປັນເອກະລັກ (ຈາກ 0x55 ຫາ 0x64) ທີ່ຈະໃຫ້ການເຂົ້າເຖິງຫຼັກສະເພາະທີ່ກົງກັບລະຫັດ ID.

ຮູບທີ 1-4. ໂປເຊດເຊີຫຼາຍອັນໃນອຸປະກອນດຽວອຸປະກອນດຽວ

ເພື່ອໃຊ້ CoreJTAGDebug ໃນທົ່ວອຸປະກອນຕ່າງໆ, ຫນຶ່ງໃນອຸປະກອນຕ້ອງການທີ່ຈະກາຍເປັນແມ່ບົດ. ອຸປະກອນນີ້ປະກອບດ້ວຍ CoreJTAGຫຼັກດີບັກ. ແຕ່ລະໂປເຊດເຊີໄດ້ຖືກເຊື່ອມຕໍ່ດັ່ງຕໍ່ໄປນີ້:
ຮູບທີ 1-5. ໂປເຊດເຊີຫຼາຍອັນໃນທົ່ວສອງອຸປະກອນ

ເພື່ອແກ້ໄຂບັນຫາຫຼັກຢູ່ໃນກະດານອື່ນ, JTAG ສັນຍານຈາກ CoreJTAGDebug ໄດ້ຖືກສົ່ງເສີມເປັນ pins ລະດັບສູງສຸດໃນ SmartDesign. ຫຼັງຈາກນັ້ນ, ເຫຼົ່ານີ້ແມ່ນເຊື່ອມຕໍ່ກັບ JTAG ສັນຍານໂດຍກົງກ່ຽວກັບໂປເຊດເຊີ.
ໝາຍເຫດ: A CoreJTAGDebug, ໃນການອອກແບບກະດານທີສອງ, ເປັນທາງເລືອກທີ່ສັງເກດວ່າ UJ_JTAG macro ແລະຫົວ FlashPro ບໍ່ໄດ້ໃຊ້ໃນການອອກແບບກະດານທີສອງ.

ເພື່ອເລືອກໂປເຊດເຊີສໍາລັບການດີບັກໃນ SoftConsole, ໃຫ້ຄລິກໃສ່ການຕັ້ງຄ່າການດີບັກ, ແລະຫຼັງຈາກນັ້ນໃຫ້ຄລິກໃສ່ແຖບ Debugger.

ຄໍາສັ່ງ, ທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້, ຖືກປະຕິບັດ.

ຮູບທີ 1-6. Debugger Configuration UJ_JTAG_IRCODE

UJ_JTAG_IRCODE ສາມາດປ່ຽນແປງໄດ້ຂຶ້ນກັບວ່າເຈົ້າກຳລັງດີບັ໊ກໃດ. ຕົວຢ່າງample: ເພື່ອດີບັກໂປເຊດເຊີໃນອຸປະກອນ 0, UJ_JTAG_IRCODE ສາມາດຖືກຕັ້ງເປັນ 0x55 ຫຼື 0x56.

ຜ່ານ GPIO
ເພື່ອດີບັກຜ່ານ GPIO, ພາລາມິເຕີ UJTAG _BYPASS ຖືກເລືອກ. ໜຶ່ງ ແລະສີ່ແກນສາມາດຖືກກວດແກ້ໄດ້ຜ່ານຫົວ ຫຼື ເຂັມປັກໝຸດ GPIO. ເພື່ອດໍາເນີນການເຊດຊັນການດີບັກໂດຍໃຊ້ GPIOs ຈາກ SoftConsole v5.3 ຫຼືສູງກວ່າ, ການຕັ້ງຄ່າ Debug ຕ້ອງຖືກຕັ້ງຄ່າດັ່ງຕໍ່ໄປນີ້:
ຮູບທີ 1-7. Debugger Configuration GPIO

ໝາຍເຫດ: ຖ້າທ່ານກໍາລັງດີບັກຜ່ານ GPIO, ທ່ານບໍ່ສາມາດແກ້ໄຂໂປເຊດເຊີພ້ອມໆກັນຜ່ານ FlashPro Header ຫຼື FlashPro5 ຝັງຢູ່ໃນກະດານພັດທະນາ. ຕົວຢ່າງample: FlashPro Header ຫຼື FlashPro5 ທີ່ຝັງໄວ້ແມ່ນມີຢູ່ເພື່ອອໍານວຍຄວາມສະດວກໃນການດີບັກໂດຍໃຊ້ Identify ຫຼື SmartDebug.
ຮູບທີ 1-8. ການດີບັກຜ່ານ GPIO Pins

ລະບົບຕ່ອງໂສ້ອຸປະກອນຜ່ານ GPIO Pins
ເພື່ອສະຫນັບສະຫນູນລະບົບຕ່ອງໂສ້ຂອງອຸປະກອນທີ່ຫຼາກຫຼາຍໂດຍຜ່ານ GPIO, UJTAGຕ້ອງເລືອກພາຣາມິເຕີ _BYPASS. ຫຼັງຈາກນັ້ນ, ສັນຍານ TCK, TMS, ແລະ TRSTb ສາມາດຖືກສົ່ງເສີມໄປສູ່ພອດລະດັບສູງສຸດ. ໂປເຊດເຊີເປົ້າຫມາຍທັງຫມົດມີ TCK, TMS, ແລະ TRSTb. ເຫຼົ່ານີ້ບໍ່ໄດ້ສະແດງໃຫ້ເຫັນຂ້າງລຸ່ມນີ້.
ຮູບ 1-9. ລະບົບຕ່ອງໂສ້ອຸປະກອນຜ່ານ GPIO Pins

ໃນ​ຂັ້ນ​ພື້ນ​ຖານ JTAG ລະບົບຕ່ອງໂສ້, TDO ຂອງໂປເຊດເຊີເຊື່ອມຕໍ່ກັບ TDI ຂອງໂປເຊດເຊີອື່ນ, ແລະມັນສືບຕໍ່ຈົນກ່ວາໂປເຊດເຊີທັງຫມົດຖືກຕ່ອງໂສ້, ໃນລັກສະນະນີ້. TDI ຂອງໂປເຊດເຊີທໍາອິດແລະ TDO ຂອງໂປເຊດເຊີສຸດທ້າຍເຊື່ອມຕໍ່ກັບ JTAG programmer chaining ໂຮງງານຜະລິດທັງຫມົດ. ເຈTAG ສັນຍານຈາກໂປເຊດເຊີແມ່ນຖືກສົ່ງໄປຫາ CoreJTAGDebug, ບ່ອນທີ່ພວກເຂົາສາມາດຖືກຕ່ອງໂສ້. ຖ້າຫາກວ່າລະບົບຕ່ອງໂສ້ໃນທົ່ວອຸປະກອນຫຼາຍແມ່ນສໍາເລັດ, ອຸປະກອນທີ່ມີ CoreJTAGDebug ກາຍເປັນອຸປະກອນຕົ້ນສະບັບ.

ໃນສະຖານະການດີບັກ GPIO, ບ່ອນທີ່ລະຫັດ IR ບໍ່ໄດ້ຖືກຈັດສັນໃຫ້ກັບແຕ່ລະໂປເຊດເຊີ, ສະຄຣິບ OpenOCD ທີ່ຖືກດັດແປງຖືກໃຊ້ເພື່ອເລືອກ, ເຊິ່ງອຸປະກອນຈະຖືກດີບັກ. ສະຄຣິບ OpenOCD ຖືກແກ້ໄຂເພື່ອເລືອກ, ອຸປະກອນໃດຖືກດີບັກ. ສໍາລັບການອອກແບບ Mi-V, ໄດ້ file ພົບເຫັນຢູ່ໃນສະຖານທີ່ຕິດຕັ້ງ SoftConsole, ພາຍໃຕ້ openocd/scripts/board/ microsemi-riscv.cfg. ສໍາລັບໂຮງງານຜະລິດອື່ນໆ, ໄດ້ files ຖືກພົບເຫັນຢູ່ໃນສະຖານທີ່ openocd ດຽວກັນ.
ໝາຍເຫດ:  ທາງ​ເລືອກ​ການ​ຕັ້ງ​ຄ່າ​ແກ້​ໄຂ​ບັນ​ຫາ​ຍັງ​ຈໍາ​ເປັນ​ຕ້ອງ​ໄດ້​ຮັບ​ການ​ປັບ​ປຸງ​, ຖ້າ​ຫາກ​ວ່າ​ file ຖືກປ່ຽນຊື່

ຮູບ 1-10. ການຕັ້ງຄ່າດີບັກ

ເປີດຊື່ຜູ້ໃຊ້-riscv-gpio-chain.cfg, ຕໍ່ໄປນີ້ແມ່ນຕົວຢ່າງampLe ຂອງສິ່ງທີ່ຕ້ອງເບິ່ງ:

ຮູບທີ 1-11. ການຕັ້ງຄ່າ MIV File

ການຕັ້ງຄ່າຕໍ່ໄປນີ້ເຮັດວຽກສໍາລັບການດີບັກອຸປະກອນດຽວໃນໄລຍະ GPIO. ສໍາລັບການແກ້ບັນຫາລະບົບຕ່ອງໂສ້, ຈໍາເປັນຕ້ອງໄດ້ເພີ່ມຄໍາສັ່ງເພີ່ມເຕີມ, ດັ່ງນັ້ນອຸປະກອນທີ່ບໍ່ໄດ້ດີບັກຖືກໃສ່ໃນໂຫມດ bypass.

ສໍາລັບສອງໂປເຊດເຊີໃນລະບົບຕ່ອງໂສ້, ຕໍ່ໄປນີ້ sampຄໍາ​ສັ່ງ​ແມ່ນ​ປະ​ຕິ​ບັດ​:

ນີ້ອະນຸຍາດໃຫ້ດີບັກຂອງ Target softcore Processor 1 ໂດຍການວາງ Target softcore Processor 0 ເຂົ້າໄປໃນໂໝດ bypass. ເພື່ອດີບັກ Target softcore Processor 0, ຄຳສັ່ງຕໍ່ໄປນີ້ຖືກໃຊ້:

ໝາຍເຫດ:  ຄວາມແຕກຕ່າງພຽງແຕ່ລະຫວ່າງສອງການຕັ້ງຄ່ານີ້ແມ່ນແຫຼ່ງ, ເຊິ່ງເອີ້ນວ່າການຕັ້ງຄ່າ Microsemi RISCV. file (microsemi-riscv.cfg) ມາກ່ອນ, ເມື່ອການດີບັກ Target softcore Processor 0, ຫຼືທີສອງ, ເມື່ອ debugging Target Softcore Processor 1. ສໍາລັບຫຼາຍກວ່າສອງອຸປະກອນໃນລະບົບຕ່ອງໂສ້, j ເພີ່ມເຕີມtag newtaps ຖືກເພີ່ມ. ຕົວຢ່າງample, ຖ້າມີສາມໂປເຊດເຊີຢູ່ໃນລະບົບຕ່ອງໂສ້, ຄໍາສັ່ງຕໍ່ໄປນີ້ຖືກນໍາໃຊ້:

ຮູບ 1-12. ຕົວຢ່າງampແລະລະບົບ Debug

ການໂຕ້ຕອບ

ພາກສ່ວນຕໍ່ໄປນີ້ປຶກສາຫາລືກ່ຽວກັບຂໍ້ມູນທີ່ກ່ຽວຂ້ອງກັບການໂຕ້ຕອບ.

ພາລາມິເຕີການຕັ້ງຄ່າ

ຕົວເລືອກການຕັ້ງຄ່າສໍາລັບ CoreJTAGDebug ໄດ້ຖືກອະທິບາຍໄວ້ໃນຕາຕະລາງຕໍ່ໄປນີ້. ຖ້າການຕັ້ງຄ່າອື່ນນອກຈາກຄ່າເລີ່ມຕົ້ນແມ່ນຕ້ອງການ, ໃຊ້ກ່ອງໂຕ້ຕອບການຕັ້ງຄ່າໃນ SmartDesign ເພື່ອເລືອກຄ່າທີ່ເຫມາະສົມສໍາລັບຕົວເລືອກທີ່ກໍານົດໄດ້.
ຕາຕະລາງ 2-1. CoreJTAGຕົວເລືອກການຕັ້ງຄ່າ Debug

ລາຍລະອຽດສັນຍານ
ຕາຕະລາງຕໍ່ໄປນີ້ສະແດງຄໍາອະທິບາຍສັນຍານສໍາລັບ CoreJTAGດີບັກ.
ຕາຕະລາງ 2-2. CoreJTAGດີບັກ I/O ສັນຍານ

ໝາຍເຫດ:

• ສັນຍານທັງຫມົດໃນ JTAG ລາຍຊື່ຜອດ TAP ຂ້າງເທິງຈະຕ້ອງຖືກສົ່ງເສີມເປັນພອດລະດັບສູງສຸດໃນ SmartDesign.
• SEC Ports ສາມາດໃຊ້ໄດ້ເມື່ອ UJ ເທົ່ານັ້ນTAG_SEC_EN ຖືກເປີດໃຊ້ຜ່ານ CoreJTAGGUI ການຕັ້ງຄ່າ Debug.
• ລະມັດລະວັງໂດຍສະເພາະເມື່ອເຊື່ອມຕໍ່ອິນພຸດ EN_SEC. ຖ້າ EN_SEC ຖືກສົ່ງເສີມເປັນພອດລະດັບສູງສຸດ (pinput ອຸປະກອນ), ທ່ານຕ້ອງເຂົ້າເຖິງ Configure I/O States ໃນລະຫວ່າງ J.TAG ພາກສ່ວນການຂຽນໂປລແກລມຂອງການອອກແບບໂປຣແກຣມຢູ່ໃນກະແສ Libero ແລະໃຫ້ແນ່ໃຈວ່າ I/0 State (Output ເທົ່ານັ້ນ) ສໍາລັບພອດ EN_SEC ຖືກຕັ້ງເປັນ 1.

ລົງທະບຽນແຜນທີ່ ແລະລາຍລະອຽດ

ບໍ່ມີການລົງທະບຽນສໍາລັບ CoreJTAGດີບັກ.

ກະແສເຄື່ອງມື

ພາກສ່ວນຕໍ່ໄປນີ້ສົນທະນາຂໍ້ມູນກ່ຽວກັບການໄຫຼເຂົ້າຂອງເຄື່ອງມື.

ໃບອະນຸຍາດ

ໃບອະນຸຍາດບໍ່ຈໍາເປັນຕ້ອງໃຊ້ IP Core ນີ້ກັບ Libero SoC.

RTL
ລະຫັດ RTL ສໍາເລັດແມ່ນສະຫນອງໃຫ້ສໍາລັບຫຼັກແລະ testbenches, ອະນຸຍາດໃຫ້ຫຼັກສາມາດ instantiated ກັບ SmartDesign. ການຈຳລອງ, ການສັງເຄາະ ແລະການຈັດວາງສາມາດປະຕິບັດໄດ້ພາຍໃນ Libero SoC.

SmartDesign
ອະດີດample instantiated view ຂອງ CoreJTAGDebug ແມ່ນສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການນໍາໃຊ້ SmartDesign ເພື່ອເລັ່ງລັດແລະສ້າງແກນ, ເບິ່ງການນໍາໃຊ້ DirectCore ໃນຄູ່ມືຜູ້ໃຊ້ Libero® SoC.
ຮູບທີ 4-1. SmartDesign CoreJTAGDebug Instance View ໃຊ້ JTAG ສ່ວນຫົວ

ຮູບທີ 4-2. SmartDesign CoreJTAGDebug Instance ໂດຍໃຊ້ GPIO Pins

ການຕັ້ງຄ່າ CoreJTAGDebug ໃນ SmartDesign

ຫຼັກຖືກຕັ້ງຄ່າໂດຍໃຊ້ GUI ການຕັ້ງຄ່າໃນ SmartDesign. ອະດີດample ຂອງ GUI ແມ່ນສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້.
ຮູບທີ 4-3. ການຕັ້ງຄ່າ CoreJTAGDebug ໃນ SmartDesign

ສໍາລັບ PolarFire, UJTAG_SEC ເລືອກ UJTAG_SEC macro ແທນ UJTAG macro ເມື່ອ UJTAG_BYPASS ຖືກປິດໃຊ້ງານ. ມັນຖືກລະເລີຍສຳລັບຄອບຄົວອື່ນໆທັງໝົດ.
ຈໍາ​ນວນ​ເປົ້າ​ຫມາຍ​ດີ​ບັກ​ແມ່ນ​ກໍາ​ນົດ​ໄດ້​ສູງ​ເຖິງ 16 ເປົ້າ​ຫມາຍ​ດີ​ບັກ​, ມີ UJTAG_BYPASS ປິດໃຊ້ງານ ແລະສູງສຸດ 4 ເປົ້າໝາຍດີບັກ, ດ້ວຍ UJTAG_BYPASS ຖືກເປີດໃຊ້ແລ້ວ.
UJTAG_BYPASS ເລືອກການດີບັກຜ່ານ UJTAG ແລະສ່ວນຫົວ FlashPro, ແລະການດີບັກຜ່ານ GPIO pins.
ເປົ້າໝາຍ # ລະຫັດ IR ແມ່ນ JTAG ລະຫັດ IR ໃຫ້ກັບເປົ້າໝາຍດີບັກ. ອັນນີ້ຕ້ອງເປັນຄ່າທີ່ບໍ່ຊໍ້າກັນພາຍໃນຂອບເຂດທີ່ລະບຸໄວ້ໃນ ຕາຕະລາງ 2-1.

ກະແສການຈຳລອງ

ເຄື່ອງທົດສອບຜູ້ໃຊ້ແມ່ນສະຫນອງໃຫ້ກັບ CoreJTAGດີບັກ. ເພື່ອດໍາເນີນການຈໍາລອງ:

1. ເລືອກກະແສ testbench ຂອງຜູ້ໃຊ້ພາຍໃນ SmartDesign.
2. ກົດ Save and Generate ຢູ່ໃນ Generate pane. ເລືອກ testbench ຜູ້ໃຊ້ຈາກ Core Configuration GUI.

ເມື່ອ SmartDesign ສ້າງໂຄງການ Libero, ມັນຕິດຕັ້ງ testbench ຂອງຜູ້ໃຊ້ files. ເພື່ອດໍາເນີນການທົດສອບຜູ້ໃຊ້:

1. ຕັ້ງຮາກການອອກແບບໃຫ້ກັບ CoreJTAGDebug instantiation ໃນແຖບລໍາດັບຊັ້ນຂອງການອອກແບບ Libero.
2. ຄລິກຢືນຢັນການອອກແບບກ່ອນສັງເຄາະ > ຈຳລອງຢູ່ໃນໜ້າຕ່າງ Libero Design Flow. ນີ້ຈະເລີ່ມ ModelSim ແລະດໍາເນີນການຈໍາລອງອັດຕະໂນມັດ.

ການສັງເຄາະໃນ Libero

ເພື່ອດໍາເນີນການ Synthesis:

1. ຄລິກໄອຄອນ Synthesize ໃນປ່ອງຢ້ຽມ Libero SoC Design Flow ເພື່ອສັງເຄາະຫຼັກ. ອີກທາງເລືອກ, ຄລິກຂວາທີ່ຕົວເລືອກ Synthesize ຢູ່ໃນປ່ອງຢ້ຽມ Design Flow, ແລະເລືອກ Open Interactively. ປ່ອງຢ້ຽມສັງເຄາະສະແດງໂຄງການSynplify®.
2. ຄລິກໄອຄອນແລ່ນ.
   ໝາຍເຫດ: ສໍາລັບ RTG4, ມີການເຕືອນການຫຼຸດຜ່ອນເຫດການຊົ່ວຄາວ (SET) ເຊິ່ງສາມາດຖືກລະເລີຍຍ້ອນວ່າ IP ນີ້ຖືກນໍາໃຊ້ເພື່ອຈຸດປະສົງການພັດທະນາເທົ່ານັ້ນແລະຈະບໍ່ຖືກນໍາໃຊ້ໃນສະພາບແວດລ້ອມຮັງສີ.

ສະຖານທີ່ແລະເສັ້ນທາງໃນ Libero

ເມື່ອການສັງເຄາະສຳເລັດແລ້ວ, ໃຫ້ຄລິກທີ່ໄອຄອນສະຖານທີ່ ແລະເສັ້ນທາງໃນ Libero SoC ເພື່ອເລີ່ມຕົ້ນຂະບວນການບັນຈຸເຂົ້າຮຽນ.

ການຂຽນໂປລແກລມອຸປະກອນ

ຖ້າຄຸນສົມບັດ UJAG_SEC ຖືກໃຊ້ ແລະ EN_SEC ຖືກເລື່ອນເປັນພອດລະດັບສູງສຸດ ( PIN ປ້ອນອຸປະກອນ), ທ່ານຕ້ອງເຂົ້າເຖິງ Configure I/O States ໃນລະຫວ່າງ J.TAG ພາກສ່ວນການຂຽນໂປລແກລມຂອງການອອກແບບໂປຣແກຣມຢູ່ໃນກະແສ Libero ແລະໃຫ້ແນ່ໃຈວ່າ I/0 State (Output ເທົ່ານັ້ນ) ສໍາລັບພອດ EN_SEC ຖືກຕັ້ງເປັນ 1.

ການຕັ້ງຄ່ານີ້ແມ່ນມີຄວາມຈໍາເປັນເພື່ອຮັກສາການເຂົ້າເຖິງ JTAG ພອດສໍາລັບການ reprogramming ຂອງອຸປະກອນ, ເນື່ອງຈາກວ່າກໍານົດໄວ້ Boundary Scan Register (BSR) ຄ່າ overrides ລະດັບ logic ພາຍນອກໃດໆໃນ EN_SEC ໃນລະຫວ່າງການ reprogramming.

ການເຊື່ອມໂຍງລະບົບ

ພາກສ່ວນຕໍ່ໄປນີ້ປຶກສາຫາລືກ່ຽວກັບຂໍ້ມູນທີ່ກ່ຽວຂ້ອງກັບການເຊື່ອມໂຍງລະບົບ.

ການອອກແບບລະດັບລະບົບສໍາລັບ IGLOO2/RTG4

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຄວາມຕ້ອງການອອກແບບເພື່ອປະຕິບັດ JTAG debugging ຂອງໂປເຊດເຊີ softcore, ຕັ້ງຢູ່ໃນ fabric ຈາກ SoftConsole ກັບ JTAG ການໂຕ້ຕອບສໍາລັບອຸປະກອນ IGLOO2 ແລະ RTG4.
ຮູບ 5-1. RTG4/IGLOO2 JTAG ການອອກແບບດີບັກ

ການອອກແບບລະດັບລະບົບສໍາລັບ SmartFusion2

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຄວາມຕ້ອງການອອກແບບເພື່ອປະຕິບັດ JTAG debugging ຂອງໂປເຊດເຊີ softcore, ຕັ້ງຢູ່ໃນ fabric ຈາກ SoftConsole ກັບ JTAG ການໂຕ້ຕອບສໍາລັບອຸປະກອນ SmartFusion2.
ຮູບ 5-2. SmartFusion2 JTAG ການອອກແບບດີບັກ

UJTAG_SEC

ສໍາລັບອຸປະກອນໃນຄອບຄົວ PolarFire, ລຸ້ນນີ້ອະນຸຍາດໃຫ້ຜູ້ໃຊ້ເລືອກລະຫວ່າງ UJTAG ແລະ UJTAG_SEC, UJTAGພາຣາມິເຕີ _SEC_EN ໃນ GUI ຈະຖືກໃຊ້ເພື່ອເລືອກອັນໃດທີ່ຕ້ອງການ.

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຜນວາດທີ່ງ່າຍດາຍທີ່ເປັນຕົວແທນຂອງການໂຕ້ຕອບທາງດ້ານຮ່າງກາຍຂອງ UJTAG/UJTAG_SEC ໃນ PolarFire.

ຮູບ 5-3. PolarFire UJTAG_SEC Macro

ຂໍ້ຈໍາກັດການອອກແບບ

ການອອກແບບດ້ວຍ CoreJTAGDebug ຮຽກຮ້ອງໃຫ້ແອັບພລິເຄຊັນປະຕິບັດຕາມຂໍ້ຈໍາກັດ, ໃນຂັ້ນຕອນການອອກແບບ, ສໍາລັບການອະນຸຍາດໃຫ້ການວິເຄາະເວລາຖືກນໍາໃຊ້ໃນໂດເມນໂມງ TCK.

ເພື່ອເພີ່ມຂໍ້ຈໍາກັດ:

1. ຖ້າການໄຫຼເຂົ້າຂອງຂໍ້ຈໍາກັດທີ່ປັບປຸງໃຫ້ດີຂຶ້ນໃນ Libero v11.7 ຫຼືສູງກວ່າ, ໃຫ້ຄລິກສອງຄັ້ງ Constraints > Manage Constraints ຢູ່ໃນປ່ອງຢ້ຽມ DesignFlow ແລະຄລິກແຖບ Timing.
2. ໃນແຖບເວລາຂອງປ່ອງຢ້ຽມ Constraint Manager, ຄລິກໃຫມ່ເພື່ອສ້າງ SDC ໃຫມ່ file, ແລະຊື່ file. ຂໍ້ຈໍາກັດການອອກແບບປະກອບມີຂໍ້ຈໍາກັດຂອງແຫຼ່ງໂມງທີ່ສາມາດເຂົ້າໄປໃນ SDC ເປົ່ານີ້ file.
3. ຖ້າການໄຫຼເຂົ້າຂອງຂໍ້ຈໍາກັດຄລາສສິກໃນ Libero v11.7 ຫຼືສູງກວ່າແມ່ນຖືກນໍາໃຊ້, ຄລິກຂວາສ້າງຂໍ້ຈໍາກັດ> ກໍານົດເວລາ, ຢູ່ໃນປ່ອງຢ້ຽມການອອກແບບກະແສ, ແລະຫຼັງຈາກນັ້ນໃຫ້ຄລິກໃສ່ສ້າງຂໍ້ຈໍາກັດໃຫມ່. ມັນສ້າງ SDC ໃຫມ່ file. ຂໍ້ຈໍາກັດການອອກແບບປະກອບມີຂໍ້ຈໍາກັດຂອງແຫຼ່ງໂມງ, ເຊິ່ງຖືກໃສ່ຢູ່ໃນ SDC ເປົ່ານີ້ file.
4. ຄິດໄລ່ໄລຍະເວລາ TCK ແລະໄລຍະເວລາເຄິ່ງຫນຶ່ງ. TCK ຖືກຕັ້ງເປັນ 6 MHz ເມື່ອການດີບັກຖືກເຮັດດ້ວຍ FlashPro, ແລະຖືກຕັ້ງເປັນຄວາມຖີ່ສູງສຸດ 30 MHz ເມື່ອການດີບັກຖືກຮອງຮັບໂດຍ FlashPro5. ຫຼັງຈາກທີ່ທ່ານໄດ້ສໍາເລັດຂັ້ນຕອນນີ້, ເຂົ້າໄປໃນຂໍ້ຈໍາກັດຕໍ່ໄປນີ້ໃນ SDC file:
   create_clock -name { TCK } \
   • ໄລຍະເວລາ TCK_PERIOD \
   • ຮູບແບບຄື້ນ { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] ສຳລັບຕົວຢ່າງampດັ່ງນັ້ນ, ຂໍ້ຈໍາກັດຕໍ່ໄປນີ້ແມ່ນຖືກນໍາໃຊ້ສໍາລັບການອອກແບບທີ່ໃຊ້ຄວາມຖີ່ TCK ຂອງ 6 MHz.
     create_clock -name { TCK } \
   • ໄລຍະເວລາ 166.67 \
   • ຮູບແບບຄື້ນ { 0 83.33 } \ [ get_ports { TCK } ]
5. ເຊື່ອມໂຍງຂໍ້ຈໍາກັດທັງຫມົດ files ດ້ວຍການສັງເຄາະ, ສະຖານທີ່ແລະເສັ້ນທາງ, ແລະການກວດສອບເວລາ stages ຢູ່ໃນ ຜູ້ຈັດການຈໍາກັດ > ແຖບເວລາ. ນີ້ແມ່ນສໍາເລັດໂດຍການເລືອກກ່ອງກາເຄື່ອງຫມາຍທີ່ກ່ຽວຂ້ອງສໍາລັບ SDC files ທີ່ຂໍ້ຈໍາກັດໄດ້ຖືກເຂົ້າໄປໃນ

ປະຫວັດການແກ້ໄຂ

ໄມໂຄຣຊິບ Webເວັບໄຊ

Microchip ໃຫ້ການຊ່ວຍເຫຼືອອອນໄລນ໌ໂດຍຜ່ານຂອງພວກເຮົາ webສະຖານທີ່ຢູ່ www.microchip.com/. ນີ້ webເວັບ​ໄຊ​ໄດ້​ຖືກ​ນໍາ​ໃຊ້​ເພື່ອ​ເຮັດ​ໃຫ້​ files ແລະຂໍ້ມູນຂ່າວສານໄດ້ຢ່າງງ່າຍດາຍສາມາດໃຊ້ໄດ້ກັບລູກຄ້າ. ບາງເນື້ອໃນທີ່ມີຢູ່ລວມມີ:

• ສະຫນັບສະຫນູນຜະລິດຕະພັນ - ເອ​ກະ​ສານ​ຂໍ້​ມູນ​ແລະ errata​, ບັນ​ທຶກ​ການ​ນໍາ​ໃຊ້​ແລະ s​ample ໂປລແກລມ, ຊັບພະຍາກອນການອອກແບບ, ຄູ່ມືຜູ້ໃຊ້ແລະເອກະສານສະຫນັບສະຫນູນຮາດແວ, ການປ່ອຍຊອບແວຫລ້າສຸດແລະຊອບແວທີ່ເກັບໄວ້
• ສະຫນັບສະຫນູນດ້ານວິຊາການທົ່ວໄປ – ຄໍາ​ຖາມ​ທີ່​ຖືກ​ຖາມ​ເລື້ອຍໆ (FAQs), ຄໍາ​ຮ້ອງ​ສະ​ຫມັກ​ສະ​ຫນັບ​ສະ​ຫນູນ​ດ້ານ​ວິ​ຊາ​ການ​, ກຸ່ມ​ສົນ​ທະ​ນາ​ອອນ​ໄລ​ນ​໌​, ການ​ອອກ​ແບບ Microchip ລາຍ​ຊື່​ສະ​ມາ​ຊິກ​ໂຄງ​ການ​ຄູ່​ຮ່ວມ​ງານ
• ທຸລະກິດຂອງ Microchip - ຄູ່​ມື​ການ​ຄັດ​ເລືອກ​ຜະ​ລິດ​ຕະ​ພັນ​ແລະ​ການ​ສັ່ງ​ຊື້​, ການ​ປ່ອຍ​ຂ່າວ​ຫລ້າ​ສຸດ Microchip​, ລາຍ​ການ​ສໍາ​ມະ​ນາ​ແລະ​ກິດ​ຈະ​ກໍາ​, ລາຍ​ຊື່​ຂອງ​ຫ້ອງ​ການ​ຂາຍ Microchip​, ຈໍາ​ຫນ່າຍ​ແລະ​ຕົວ​ແທນ​ໂຮງ​ງານ​ຜະ​ລິດ

ບໍລິການແຈ້ງການປ່ຽນແປງຜະລິດຕະພັນ

ບໍລິການແຈ້ງການປ່ຽນແປງຜະລິດຕະພັນຂອງ Microchip ຊ່ວຍໃຫ້ລູກຄ້າມີປະຈຸບັນກ່ຽວກັບຜະລິດຕະພັນຂອງ Microchip. ຜູ້ຈອງຈະໄດ້ຮັບການແຈ້ງເຕືອນທາງອີເມລ໌ທຸກຄັ້ງທີ່ມີການປ່ຽນແປງ, ການປັບປຸງ, ການແກ້ໄຂຫຼືຄວາມຜິດພາດທີ່ກ່ຽວຂ້ອງກັບຄອບຄົວຜະລິດຕະພັນທີ່ລະບຸຫຼືເຄື່ອງມືການພັດທະນາທີ່ມີຄວາມສົນໃຈ.

ເພື່ອລົງທະບຽນ, ໄປທີ່ www.microchip.com/pcn ແລະປະຕິບັດຕາມຄໍາແນະນໍາການລົງທະບຽນສະຫນັບສະຫນູນລູກຄ້າ  ຜູ້ໃຊ້ຜະລິດຕະພັນ Microchip ສາມາດໄດ້ຮັບການຊ່ວຍເຫຼືອຜ່ານຫຼາຍຊ່ອງທາງ:

• ຕົວແທນຈໍາຫນ່າຍຫຼືຕົວແທນ
• ຫ້ອງການຂາຍທ້ອງຖິ່ນ
• Embedded Solutions Engineer (ESE)ຝ່າຍຊ່ວຍເຫຼືອດ້ານວິຊາການ ລູກຄ້າຄວນຕິດຕໍ່ຜູ້ຈັດຈໍາໜ່າຍ, ຕົວແທນ ຫຼື ESE ຂອງເຂົາເຈົ້າເພື່ອຂໍຄວາມຊ່ວຍເຫຼືອ. ຫ້ອງການຂາຍທ້ອງຖິ່ນຍັງມີຢູ່ເພື່ອຊ່ວຍລູກຄ້າ. ບັນຊີລາຍຊື່ຂອງຫ້ອງການຂາຍແລະສະຖານທີ່ແມ່ນລວມຢູ່ໃນເອກະສານນີ້.

ສະຫນັບສະຫນູນດ້ານວິຊາການແມ່ນມີຢູ່ໂດຍຜ່ານ webເວັບໄຊຢູ່: www.microchip.com/support

ຄຸນສົມບັດການປົກປ້ອງລະຫັດອຸປະກອນໄມໂຄຊິບ

ໃຫ້ສັງເກດລາຍລະອຽດຕໍ່ໄປນີ້ຂອງຄຸນສົມບັດປ້ອງກັນລະຫັດໃນອຸປະກອນ Microchip:

• ຜະລິດຕະພັນ Microchip ຕອບສະໜອງໄດ້ສະເພາະໃນເອກະສານຂໍ້ມູນ Microchip ໂດຍສະເພາະ.
• ໄມໂຄຣຊິບເຊື່ອວ່າຜະລິດຕະພັນໃນຄອບຄົວຂອງມັນມີຄວາມປອດໄພເມື່ອໃຊ້ໃນລັກສະນະທີ່ຕັ້ງໃຈ ແລະພາຍໃຕ້ເງື່ອນໄຂປົກກະຕິ.
• ມີວິທີການທີ່ບໍ່ຊື່ສັດ ແລະອາດຈະຜິດກົດໝາຍຖືກໃຊ້ໃນຄວາມພະຍາຍາມທີ່ຈະລະເມີດຄຸນສົມບັດການປົກປ້ອງລະຫັດຂອງອຸປະກອນ Microchip. ພວກເຮົາເຊື່ອວ່າວິທີການເຫຼົ່ານີ້ຮຽກຮ້ອງໃຫ້ມີການນໍາໃຊ້ຜະລິດຕະພັນຂອງ Microchip ໃນລັກສະນະທີ່ຢູ່ນອກຂໍ້ກໍານົດການດໍາເນີນງານທີ່ມີຢູ່ໃນແຜ່ນຂໍ້ມູນຂອງ Microchip. ຄວາມພະຍາຍາມທີ່ຈະລະເມີດຄຸນສົມບັດການປົກປ້ອງລະຫັດເຫຼົ່ານີ້, ສ່ວນຫຼາຍອາດຈະ, ບໍ່ສາມາດສໍາເລັດໄດ້ໂດຍບໍ່ມີການລະເມີດສິດທິຊັບສິນທາງປັນຍາຂອງ Microchip.
• Microchip ເຕັມໃຈທີ່ຈະເຮັດວຽກກັບລູກຄ້າໃດໆທີ່ກັງວົນກ່ຽວກັບຄວາມຊື່ສັດຂອງລະຫັດຂອງມັນ.
• ທັງ Microchip ຫຼືຜູ້ຜະລິດ semiconductor ອື່ນໆບໍ່ສາມາດຮັບປະກັນຄວາມປອດໄພຂອງລະຫັດຂອງມັນ. ການປົກປ້ອງລະຫັດບໍ່ໄດ້ຫມາຍຄວາມວ່າພວກເຮົາກໍາລັງຮັບປະກັນວ່າຜະລິດຕະພັນແມ່ນ "ບໍ່ສາມາດທໍາລາຍໄດ້." ການປົກປ້ອງລະຫັດແມ່ນພັດທະນາຢ່າງຕໍ່ເນື່ອງ. ພວກເຮົາຢູ່ທີ່ Microchip ມຸ່ງໝັ້ນທີ່ຈະປັບປຸງຄຸນສົມບັດການປົກປ້ອງລະຫັດຂອງຜະລິດຕະພັນຂອງພວກເຮົາຢ່າງຕໍ່ເນື່ອງ. ຄວາມພະຍາຍາມທີ່ຈະທໍາລາຍຄຸນສົມບັດການປົກປ້ອງລະຫັດຂອງ Microchip ອາດຈະເປັນການລະເມີດກົດຫມາຍວ່າດ້ວຍ Digital Millennium Copyright Act. ຖ້າການກະທໍາດັ່ງກ່າວອະນຸຍາດໃຫ້ເຂົ້າເຖິງຊອບແວຂອງທ່ານໂດຍບໍ່ໄດ້ຮັບອະນຸຍາດຫຼືວຽກງານທີ່ມີລິຂະສິດອື່ນໆ, ທ່ານອາດຈະມີສິດທີ່ຈະຟ້ອງຮ້ອງສໍາລັບການບັນເທົາທຸກພາຍໃຕ້ກົດຫມາຍວ່າດ້ວຍ.

ປະກາດກົດໝາຍ

ຂໍ້​ມູນ​ທີ່​ມີ​ຢູ່​ໃນ​ສິ່ງ​ພິມ​ນີ້​ແມ່ນ​ໄດ້​ສະ​ຫນອງ​ໃຫ້​ສໍາ​ລັບ​ຈຸດ​ປະ​ສົງ​ພຽງ​ແຕ່​ຂອງ​ການ​ອອກ​ແບບ​ແລະ​ການ​ນໍາ​ໃຊ້​ຜະ​ລິດ​ຕະ​ພັນ Microchip​. ຂໍ້​ມູນ​ກ່ຽວ​ກັບ​ການ​ນໍາ​ໃຊ້​ອຸ​ປະ​ກອນ​ແລະ​ສິ່ງ​ທີ່​ຄ້າຍ​ຄື​ກັນ​ແມ່ນ​ສະ​ຫນອງ​ໃຫ້​ພຽງ​ແຕ່​ເພື່ອ​ຄວາມ​ສະ​ດວກ​ຂອງ​ທ່ານ​ແລະ​ອາດ​ຈະ​ຖືກ​ແທນ​ທີ່​ໂດຍ​ການ​ປັບ​ປຸງ​. ມັນເປັນຄວາມຮັບຜິດຊອບຂອງທ່ານເພື່ອຮັບປະກັນວ່າຄໍາຮ້ອງສະຫມັກຂອງທ່ານຕອບສະຫນອງກັບສະເພາະຂອງທ່ານ.
ຂໍ້ມູນນີ້ແມ່ນສະໜອງໃຫ້ໂດຍໄມໂຄຣຊິບ “ຄື”. ໄມໂຄຣຊິບບໍ່ໄດ້ເປັນຕົວແທນ
ຫຼື​ການ​ຮັບ​ປະ​ກັນ​ຂອງ​ທຸກ​ປະ​ເພດ​ບໍ່​ວ່າ​ຈະ​ສະ​ແດງ​ອອກ​ຫຼື​ໂດຍ​ຄວາມ​ຫມາຍ​, ລາຍ​ລັກ​ອັກ​ສອນ​ຫຼື​ທາງ​ປາກ​, ກົດ​ຫມາຍ​ວ່າ​ດ້ວຍ
ຫຼືອີກຢ່າງໜຶ່ງ, ກ່ຽວຂ້ອງກັບຂໍ້ມູນລວມທັງແຕ່ບໍ່ຈຳກັດຕໍ່ອັນໃດອັນໜຶ່ງ
ການຮັບປະກັນການບໍ່ລະເມີດ, ຄວາມສາມາດຂອງສິນຄ້າ, ແລະຄວາມສອດຄ່ອງສໍາລັບຈຸດປະສົງສະເພາະຫຼືການຮັບປະກັນທີ່ກ່ຽວຂ້ອງກັບເງື່ອນໄຂ, ຄຸນນະພາບ, ຫຼືການປະຕິບັດຂອງມັນ. ໃນກໍລະນີໃດກໍ່ຕາມ, ໄມໂຄຣຊິບຈະຮັບຜິດຊອບຕໍ່ຄວາມເສຍຫາຍທາງອ້ອມ, ພິເສດ, ລົງໂທດ, ອຸບັດຕິເຫດ ຫຼື ຜົນສະທ້ອນຕໍ່ການສູນເສຍ, ຄວາມເສຍຫາຍ, ຄ່າໃຊ້ຈ່າຍ ຫຼືຄ່າໃຊ້ຈ່າຍໃດໆກໍຕາມທີ່ກ່ຽວຂ້ອງກັບການສະໜອງຂໍ້ມູນ, ຫຼືໃນກໍລະນີໃດກໍ່ຕາມ. ໄມໂຄຣຊິບໄດ້ຮັບການແນະນຳກ່ຽວກັບຄວາມເປັນໄປໄດ້ ຫຼືຄວາມເສຍຫາຍແມ່ນເປັນໄປໄດ້. ໃນຂອບເຂດທີ່ກົດໝາຍອະນຸຍາດສູງສຸດ, ຄວາມຮັບຜິດ ຊອບທັງໝົດຂອງໄມໂຄຣຊິບ ຕໍ່ກັບການຮຽກຮ້ອງທັງໝົດ ໃນທາງໃດກໍຕາມ ທີ່ກ່ຽວຂ້ອງກັບຂໍ້ມູນ ຫຼື ການໃຊ້ຂອງມັນຈະບໍ່ເກີນຈຳນວນຂອງຄ່າທຳນຽມ, ຖ້າມີ, ທັງໝົດທີ່ເຈົ້າມີຢູ່. ຂໍ້ມູນ. ການນໍາໃຊ້ອຸປະກອນ Microchip ໃນການຊ່ວຍເຫຼືອຊີວິດແລະ / ຫຼືຄໍາຮ້ອງສະຫມັກຄວາມປອດໄພແມ່ນມີຄວາມສ່ຽງຂອງຜູ້ຊື້ທັງຫມົດ, ແລະຜູ້ຊື້ຕົກລົງທີ່ຈະປົກປ້ອງ, ຊົດເຊີຍແລະຖື Microchip ທີ່ບໍ່ມີອັນຕະລາຍຈາກຄວາມເສຍຫາຍ, ການຮຽກຮ້ອງ, ຟ້ອງ, ຫຼືຄ່າໃຊ້ຈ່າຍທີ່ເກີດຈາກການນໍາໃຊ້ດັ່ງກ່າວ. ບໍ່ມີໃບອະນຸຍາດຖືກຖ່າຍທອດ, ໂດຍທາງອ້ອມ ຫຼື ອື່ນໆ, ພາຍໃຕ້ສິດຊັບສິນທາງປັນຍາຂອງ Microchip ເວັ້ນເສຍແຕ່ໄດ້ລະບຸໄວ້ເປັນຢ່າງອື່ນ.

ເອກະສານ / ຊັບພະຍາກອນ

ເທັກໂນໂລຢີ Microchip CoreJTAGDebug Processors [pdf] ຄູ່ມືຜູ້ໃຊ້ CoreJTAGDebug Processors, CoreJTAGDebug, ໂປເຊດເຊີ

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້