マイクロチップテクノロジーコアJTAG デバッグ プロセッサ ユーザー ガイド
導入
コアJTAG Debug v4.0 は、Joint Test Action Group (J) の接続を容易にします。TAG) J と互換性のあるソフト コア プロセッサTAG デバッグ用の TAP または汎用入出力 (GPIO) ピン。 この IP コアは、単一デバイス内で最大 16 個のソフト コア プロセッサのデバッグを容易にし、GPIO を介した XNUMX つの個別のデバイス上のプロセッサのデバッグのサポートも提供します。
特徴
コアJTAGデバッグには次の主要な機能があります。
- J へのファブリック アクセスを提供します。TAG Jを介したインターフェースTAG TAP。
- J へのファブリック アクセスを提供します。TAG GPIO ピンを介してインターフェイスします。
- J の IR コード サポートを設定します。TAG トンネル工事。
- J を介した複数のデバイスのリンクをサポートします。TAG TAP。
- マルチプロセッサデバッグをサポートします。
- 個別のクロック信号とリセット信号を低スキュー配線リソースにプロモートします。
- アクティブ ローとアクティブ ハイの両方のターゲット リセットをサポートします。
- JをサポートTAG セキュリティ モニター インターフェイス (UJ)TAG_SEC)、PolarFire デバイス用。
コア バージョン
このドキュメントは CoreJ に適用されますTAGデバッグ v4.0
サポートされている家族
- PolarFire®
- RTG4™
- イグルー® 2
- SmartFusion® 2
- スマートフュージョン
- プロASIC3/3E/3L
- イグルー
- イグルーe/+
デバイスの使用率とパフォーマンス
サポートされているデバイス ファミリの使用率とパフォーマンス データを次の表に示します。 この表にリストされているデータは単なる参考値です。 全体的なデバイス使用率とコアのパフォーマンスはシステムに依存します。
表 1. デバイスの使用率とパフォーマンス
| 家族 | タイルシーケンシャル | コンビナトリアル | 合計 | 利用 デバイス | 合計 ％ | 性能 (MHz) |
| ポーラファイア | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| スマートフュージョン2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| イグルー2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| スマートフュージョン | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| イグルー | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| プロASIC3 | 17 | 157 | 13824 | A3P600 | 1.26 | 50 |
注記： この表のデータは、Verilog RTL を使用し、-1 パーツで一般的な合成およびレイアウト設定を使用して得られました。 最上位のパラメータまたはジェネリックはデフォルト設定のままでした。
機能説明
コアJTAGデバッグには UJ を使用しますTAG J へのアクセスを提供するハード マクロTAG FPGA ファブリックからのインターフェイス。 UJTAG ハード マクロにより、ファブリックから MSS または ASIC TAP コントローラーの出力への接続が容易になります。 UJ の XNUMX つのインスタンスのみTAG マクロはファブリック内で許可されます。
図1-1。 コアJTAGデバッグブロック図
コアJTAGデバッグには uj_j のインスタンス化が含まれますtag トンネル コントローラー。J を実装します。TAG J を容易にするトンネル コントローラーTAG FlashPro プログラマとターゲット ソフトコア プロセッサ間のトンネリング。 ソフトコア プロセッサは、専用の FPGA の J を介して接続されます。TAG インターフェースピン。 JからのIRスキャンTAG FPGA ファブリックではインターフェイスにアクセスできません。 したがって、業界標準の J をサポートする、デバッグ ターゲットへの IR および DR スキャンを容易にするトンネル プロトコルが必要です。TAG インターフェース。 トンネル コントローラは、DR スキャンとして転送されたトンネル パケットをデコードし、トンネル パケットの内容と UIREG を通じて提供される IR レジスタの内容に基づいて、結果としての IR または DR スキャンを生成します。 トンネル コントローラは、IR レジスタの内容がその IR コードと一致する場合、トンネル パケットもデコードします。
図1-2。 トンネルパケットプロトコル
構成パラメータは、トンネル コントローラによって使用される IR コードの構成を提供します。 単一設計内の複数のソフトコア プロセッサのデバッグを容易にするために、インスタンス化されるトンネル コントローラの数は 1 ～ 16 で構成可能であり、J を提供します。TAG 各ターゲットプロセッサへの準拠したインターフェイス。 これらのターゲット プロセッサは、インスタンス化時に設定された固有の IR コードを通じてそれぞれアドレス指定可能です。
CLKINT または BFR バッファは、各ターゲット プロセッサ デバッグ インターフェイスの TGT_TCK ラインでインスタンス化されます。
UJのURSTBラインTAG マクロ (TRSTB) が CoreJ 内のグローバル リソースに昇格されるTAGデバッグ。 オプションのインバータは、CoreJ 内の TGT_TRST ラインに配置されます。TAGデバッグ ターゲットへの接続をデバッグします。デバッグ ターゲットはアクティブ High のリセット ソースに接続されることが想定されます。 J からの TRSTB 信号が受信されると想定して設定されます。TAG TAPはアクティブローです。 この構成に XNUMX つ以上のデバッグ ターゲットが必要な場合、追加のグローバル ルーティング リソースが消費されます。
UJのURSTBラインTAG マクロ (TRSTB) が CoreJ 内のグローバル リソースに昇格されるTAGデバッグ。 オプションのインバータは、CoreJ 内の TGT_TRST ラインに配置されます。TAGデバッグ ターゲットへの接続をデバッグします。デバッグ ターゲットはアクティブ High のリセット ソースに接続されることが想定されます。 J からの TRSTB 信号が受信されると想定して設定されます。TAG TAPはアクティブローです。 TGT_TRSTN は、デバッグ ターゲットのデフォルトのアクティブ Low 出力です。 この構成に XNUMX つ以上のデバッグ ターゲットが必要な場合、追加のグローバル ルーティング リソースが消費されます。
図1-3。 コアJTAGシリアルデータとクロッキングのデバッグ
デバイスチェーン
特定の開発ボードまたはファミリについては、『FPGA プログラミング ユーザー ガイド』を参照してください。 各開発ボードは異なるボリュームで動作する場合がありますtages を選択し、開発プラットフォームでそれが可能かどうかを確認することもできます。 また、複数の開発ボードを使用している場合は、それらが共通の基盤を共有していることを確認してください。
FlashProヘッダー経由
FlashPro ヘッダーを使用してファブリック内の複数のデバイスのチェーンをサポートするには、uj_j の複数のインスタンスtag が必要です。 このバージョンのコアでは、uj_j を手動でインスタンス化する必要がなく、最大 16 コアへのアクセスが提供されます。tag。 各コアには固有の IR コード (0x55 から 0x64) があり、ID コードに一致する特定のコアへのアクセスを提供します。
図1-4。 単一デバイス内の複数のプロセッサ 単一デバイス
CoreJを使用するにはTAG複数のデバイスにわたってデバッグするには、デバイスの XNUMX つがマスターになる必要があります。 このデバイスには CoreJ が含まれていますTAGデバッグコア。 各プロセッサは次のように接続されます。
図1-5。 XNUMX つのデバイスにわたる複数のプロセッサ
別のボード上のコアをデバッグするには、JTAG CoreJからの信号TAGデバッグは、SmartDesign のトップレベルのピンに昇格されます。 これらは J に接続されます。TAG 信号をプロセッサーに直接送信します。
注記： コアJTAGXNUMX 番目のボード設計では、デバッグはオプションです。UJ_J はTAG マクロと FlashPro ヘッダーは、XNUMX 番目のボード設計では使用されません。
SoftConsole でデバッグするプロセッサを選択するには、デバッグ構成をクリックし、[デバッガー] タブをクリックします。
次の図に示すコマンドが実行されます。
図1-6。 デバッガ設定 UJ_JTAG_IRコード
UJ_JTAG_IRCODE は、デバッグしているプロセッサに応じて変更できます。 元の場合ampファイル: デバイス 0 のプロセッサをデバッグするには、UJ_JTAG_IRCODE は 0x55 または 0x56 に設定できます。
GPIO経由
GPIO 経由でデバッグするには、パラメータ UJTAG _BYPASS が選択されています。 5.3 コアと XNUMX コアは、GPIO ヘッダーまたはピンを介してデバッグできます。 SoftConsole vXNUMX 以降から GPIO を使用してデバッグ セッションを実行するには、デバッグ構成を次のように設定する必要があります。
図1-7。 デバッガ設定 GPIO
注記： GPIO 経由でデバッグしている場合、開発ボード上の FlashPro ヘッダーまたは組み込み FlashPro5 を介してプロセッサを同時にデバッグすることはできません。 元の場合ampファイル: FlashPro ヘッダーまたは埋め込み FlashPro5 は、Identify または SmartDebug を使用してデバッグを容易にするために利用できます。
図1-8。 GPIO ピンを介したデバッグ
GPIO ピンを介したデバイス チェーン
GPIO を介して複数のデバイスのチェーン接続をサポートするには、UJTAG_BYPASS パラメータを選択する必要があります。 その後、TCK、TMS、および TRSTb 信号をトップレベルのポートに昇格させることができます。 すべてのターゲット プロセッサには TCK、TMS、および TRSTb があります。 これらは以下には示されていません。
図1-9。 GPIO ピンを介したデバイス チェーン
基本的なJではTAG チェーンでは、プロセッサの TDO が別のプロセッサの TDI に接続され、すべてのプロセッサがこのようにチェーンされるまで継続されます。 最初のプロセッサの TDI と最後のプロセッサの TDO は J に接続します。TAG すべてのプロセッサを連鎖させるプログラマー。 ザ・ジェイTAG プロセッサからの信号は CoreJ にルーティングされます。TAGデバッグでは、それらを連鎖させることができます。 複数のデバイスにわたるチェーンが完了すると、CoreJ を搭載したデバイスがTAGデバッグがマスターデバイスになります。
GPIO デバッグ シナリオでは、IR コードが各プロセッサに割り当てられていないため、変更された OpenOCD スクリプトを使用して、どのデバイスがデバッグされるかを選択します。 OpenOCD スクリプトは、デバッグするデバイスを選択するように変更されています。 Mi-V デザインの場合、 file これは、SoftConsole のインストール場所の openocd/scripts/board/microsemi-riscv.cfg にあります。 他のプロセッサの場合、 fileは同じ openocd の場所にあります。
注記： 次の場合は、デバッグ構成オプションも更新する必要があります。 file 名前が変更されました
図1-10。 デバッグ構成
username-riscv-gpio-chain.cfg を開きます。次は元のファイルです。amp見るべきもの：
図1-11。 MIV 構成 File
次の設定は、GPIO を介した単一デバイスのデバッグに機能します。 チェーンをデバッグするには、デバッグされないデバイスがバイパス モードになるように、コマンドを追加する必要があります。
チェーン内の XNUMX つのプロセッサの場合、次のとおりです。ample コマンドが実行されます。
これにより、ターゲット ソフトコア プロセッサ 1 をバイパス モードにすることで、ターゲット ソフトコア プロセッサ 0 のデバッグが可能になります。 ターゲット ソフトコア プロセッサ 0 をデバッグするには、次のコマンドを使用します。
注記： これら XNUMX つの構成の唯一の違いは、ソースが Microsemi RISCV 構成を呼び出していることです。 file (microsemi-riscv.cfg) は、ターゲット ソフトコア プロセッサ 0 をデバッグする場合は最初に指定され、ターゲット ソフトコア プロセッサ 1 をデバッグする場合は XNUMX 番目に指定されます。チェーン内の XNUMX つ以上のデバイスの場合、追加の jtag ニュータップが追加されました。 元の場合ampファイルで、チェーン内に XNUMX つのプロセッサがある場合は、次のコマンドが使用されます。
図1-12。 元ampファイル デバッグ システム
インタフェース
次のセクションでは、インターフェイス関連の情報について説明します。
構成パラメータ
CoreJ の構成オプションTAGデバッグについては次の表で説明します。 デフォルト以外の構成が必要な場合は、SmartDesign の [構成] ダイアログ ボックスを使用して、構成可能なオプションの適切な値を選択します。
表 2-1. コアJTAGデバッグ構成オプション
| 名前 | 有効範囲 | デフォルト | 説明 |
| NUM_DEBUG_TGTS | 1-16 | 1 | FlashPro (UJ) を通じて利用可能なデバッグ ターゲットの数TAG_DEBUG = 0) は 1 ～ 16 です。 GPIO 経由で利用可能なデバッグ ターゲットの数 (UJTAG_DEBUG = 1) は 1 ～ 4 です。 |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR コード。デバッグ ターゲットごとに XNUMX つ。 指定する値は、このデバッグ ターゲットに対して一意である必要があります。 このデバッグ ターゲット インターフェイスに関連付けられたトンネル コントローラーは、IR レジスタの内容がこの IR コードと一致する場合にのみ TDO を駆動し、ターゲット デバッグ インターフェイスを駆動します。 |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: TGT_TRSTN_x 出力は、UJ のグローバル形式のアクティブ ロー URSTB 出力に接続されます。TAG マクロ.1: TGT_TRST 出力は、UJ のアクティブ ローの URSTB 出力のグローバル反転形式に内部接続されます。TAG 大きい。 デバッグ ターゲットに対してこのパラメータが 1 に設定されている場合、追加のグローバル ルーティング リソースが消費されます。 |
| UJTAG_バイパス | 0-1 | 0 | 0: GPIO デバッグは無効です。デバッグは FlashPro ヘッダーまたは組み込み FlashPro を通じて利用できます。5.1: GPIO デバッグは有効です。デバッグは、ボード上のユーザーが選択した GPIO ピンを通じて利用できます。注記： GPIO を介してデバッグが行われる場合、ソフトコンソールのデバッグ オプションで次のデバッグ コマンドが実行されます: 「-command "set FPGA_TAP N"」。 |
| UJTAG_SEC_EN | 0-1 | 0 | 0:UJTAG UJの場合マクロが選択されていますTAG_BYPASS = 0: UJTAGUJ の場合は _SEC マクロが選択されますTAG_BYPASS= 0。注記： このパラメータは PolarFire にのみ適用されます。 つまり、家族 = 26 です。 |
信号の説明
次の表に、CoreJ の信号の説明を示します。TAGデバッグ。
表2-2. コアJTAGデバッグ I/O 信号
| 名前 | 有効範囲 | デフォルト | 説明 |
| NUM_DEBUG_TGTS | 1-16 | 1 | FlashPro (UJ) を通じて利用可能なデバッグ ターゲットの数TAG_DEBUG = 0) は 1 ～ 16 です。 GPIO 経由で利用可能なデバッグ ターゲットの数 (UJTAG_DEBUG = 1) は 1 ～ 4 です。 |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR コード。デバッグ ターゲットごとに XNUMX つ。 指定する値は、このデバッグ ターゲットに対して一意である必要があります。 このデバッグ ターゲット インターフェイスに関連付けられたトンネル コントローラーは、IR レジスタの内容がこの IR コードと一致する場合にのみ TDO を駆動し、ターゲット デバッグ インターフェイスを駆動します。 |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: TGT_TRSTN_x 出力は、UJ のグローバル形式のアクティブ ロー URSTB 出力に接続されます。TAG マクロ.1: TGT_TRST 出力は、UJ のアクティブ ローの URSTB 出力のグローバル反転形式に内部接続されます。TAG 大きい。 デバッグ ターゲットに対してこのパラメータが 1 に設定されている場合、追加のグローバル ルーティング リソースが消費されます。 |
| UJTAG_バイパス | 0-1 | 0 | 0: GPIO デバッグは無効です。デバッグは FlashPro ヘッダーまたは組み込み FlashPro を通じて利用できます。5.1: GPIO デバッグは有効です。デバッグは、ボード上のユーザーが選択した GPIO ピンを通じて利用できます。注記： GPIO を介してデバッグが行われる場合、ソフトコンソールのデバッグ オプションで次のデバッグ コマンドが実行されます: 「-command "set FPGA_TAP N"」。 |
| UJTAG_SEC_EN | 0-1 | 0 | 0:UJTAG UJの場合マクロが選択されていますTAG_BYPASS = 0: UJTAGUJ の場合は _SEC マクロが選択されますTAG_BYPASS= 0。注記： このパラメータは PolarFire にのみ適用されます。 つまり、家族 = 26 です。 |
注:
- J のすべての信号TAG 上記の TAP ポート リストは、SmartDesign のトップレベル ポートに昇格する必要があります。
- SEC ポートは、UJ の場合にのみ使用できます。TAG_SEC_EN は CoreJ を通じて有効になりますTAGデバッグの構成 GUI。
- EN_SEC 入力を接続する場合は特に注意してください。 EN_SEC がトップレベル ポート (デバイス入力ピン) に昇格した場合、J 中に I/O 状態の設定にアクセスする必要があります。TAG Libero フローのプログラム デザインのプログラミング セクションで、EN_SEC ポートの I/0 状態 (出力のみ) が 1 に設定されていることを確認します。
レジスタマップと説明
CoreJ 用のレジスタはありませんTAGデバッグ。
ツール フロー
次のセクションでは、ツール フロー関連の情報について説明します。
ライセンス
この IP コアを Libero SoC で使用する場合、ライセンスは必要ありません。
リアルタイム
完全な RTL コードがコアとテストベンチに提供されているため、SmartDesign を使用してコアをインスタンス化できます。 シミュレーション、合成、レイアウトは Libero SoC 内で実行できます。
スマートデザイン
元ampインスタンス化されました view CoreJのTAGデバッグは次の図に示されています。 SmartDesign を使用したコアのインスタンス化と生成の詳細については、「Using DirectCore in Libero® SoC User Guide」を参照してください。
図4-1。 スマートデザインコアJTAGデバッグインスタンス View Jを使ってTAG ヘッダ
図4-2。 スマートデザインコアJTAGGPIO ピンを使用したインスタンスのデバッグ
CoreJの構成TAGSmartDesign でのデバッグ
コアは、SmartDesign の構成 GUI を使用して構成されます。 元彼ampGUI のファイルを次の図に示します。
図4-3。 CoreJの構成TAGSmartDesign でのデバッグ
PolarFire、UJ用TAG_SEC が UJ を選択しますTAGUJ の代わりに _SEC マクロTAG UJ時マクロTAG_BYPASS は無効になっています。 他のすべてのファミリーでは無視されます。
デバッグ ターゲットの数は、UJ を使用して最大 16 個のデバッグ ターゲットまで構成可能ですTAG_BYPASS が無効になり、最大 4 つのデバッグ ターゲット (UJ を使用)TAG_BYPASS が有効になりました。
UJTAG_BYPASS は UJ によるデバッグを選択しますTAG FlashPro ヘッダー、および GPIO ピンを介したデバッグ。
ターゲット番号の IR コードは J です。TAG デバッグ ターゲットに与えられる IR コード。 これは、で指定された範囲内で一意の値である必要があります。 表2-1.
シミュレーションの流れ
CoreJにはユーザーテストベンチが提供されていますTAGデバッグ。 シミュレーションを実行するには:
- SmartDesign 内でユーザー テストベンチ フローを選択します。
- 「生成」ペインで「保存して生成」をクリックします。 コア構成 GUI からユーザー テストベンチを選択します。
SmartDesign が Libero プロジェクトを生成すると、ユーザー テストベンチがインストールされます files. ユーザー テストベンチを実行するには:
- デザインルートを CoreJ に設定しますTAGLibero デザイン階層ペインでインスタンス化をデバッグします。
- [Libero デザイン フロー] ウィンドウで、[合成済みデザインの検証] > [シミュレーション] をクリックします。 これにより、ModelSim が起動し、シミュレーションが自動的に実行されます。
リベロのシンセシス
合成を実行するには:
- 「Libero SoC Design Flow」ウィンドウの「Synthesize」アイコンをクリックしてコアを合成します。 あるいは、「デザイン フロー」ウィンドウの「合成」オプションを右クリックし、「対話的に開く」を選択します。 Synthesis ウィンドウに Synplify® プロジェクトが表示されます。
- 「実行」アイコンをクリックします。
注記： RTG4 の場合、イベント過渡 (SET) 軽減警告がありますが、この IP は開発目的のみに使用され、放射線環境では使用されないため、無視できます。
リベロの場所とルート
合成が完了したら、Libero SoC の Place and Route アイコンをクリックして配置プロセスを開始します。
デバイスプログラミング
UJAG_SEC 機能が使用され、EN_SEC がトップ レベル ポート (デバイス入力ピン) に昇格される場合は、J 実行中に I/O 状態の設定にアクセスする必要があります。TAG Libero フローのプログラム デザインのプログラミング セクションで、EN_SEC ポートの I/0 状態 (出力のみ) が 1 に設定されていることを確認します。
この設定は、J へのアクセスを維持するために必要です。TAG これは、定義されたバウンダリ スキャン レジスタ (BSR) 値が再プログラミング中に EN_SEC の外部ロジック レベルをオーバーライドするためです。
システム統合
次のセクションでは、システム統合に関連する情報について説明します。
IGLOO2/RTG4のシステムレベル設計
次の図は、J を実行するための設計要件を示しています。TAG SoftConsole から J までのファブリック内にあるソフトコア プロセッサのデバッグTAG IGLOO2 および RTG4 デバイス用のインターフェイス。
図5-1。 RTG4/IGLOO2 JTAG デバッグ設計
SmartFusion2 のシステム レベルの設計
次の図は、J を実行するための設計要件を示しています。TAG SoftConsole から J までのファブリック内にあるソフトコア プロセッサのデバッグTAG SmartFusion2 デバイス用のインターフェイス。
図5-2。 SmartFusion2 JTAG デバッグ設計
UJTAG_SEC
PolarFire ファミリのデバイスの場合、このリリースではユーザーが UJ から選択できるようになります。TAG そしてUJTAG_SEC、UJTAGGUI の _SEC_EN パラメータを使用して、必要なものを選択します。
次の図は、UJ の物理インターフェイスを表す簡単な図を示しています。TAG/UJTAGPolarFire の _SEC。
図5-3。 ポーラーファイア UJTAG_SEC マクロ
設計上の制約
CoreJを使用した設計TAGデバッグでは、TCK クロック ドメインでタイミング解析を使用できるようにするために、アプリケーションがデザイン フロー内の制約に従う必要があります。
制約を追加するには:
- Libero v11.7 以降の拡張制約フローが使用されている場合は、DesignFlow ウィンドウで [制約] > [制約の管理] をダブルクリックし、[タイミング] タブをクリックします。
- Constraint Manager ウィンドウの Timing タブで、New をクリックして新しい SDC を作成します。 file、名前を付けます file。 デザイン制約には、この空の SDC に入力できるクロック ソース制約が含まれます。 file.
- Libero v11.7 以降のクラシック制約フローが使用されている場合は、デザイン フロー ウィンドウで [制約の作成] > [タイミング制約] を右クリックし、[新しい制約の作成] をクリックします。 新しい SDC を作成します file。 デザイン制約には、この空の SDC に入力されるクロック ソース制約が含まれます。 file.
- TCK周期と半周期を計算します。 FlashPro でデバッグを行う場合、TCK は 6 MHz に設定され、FlashPro30 でデバッグがサポートされる場合、最大周波数 5 MHz に設定されます。 この手順を完了したら、SDC に次の制約を入力します。 file:
作成クロック -name { TCK } \- 期間 TCK_PERIOD \
- 波形 { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] 例:amp図に示すように、6 MHz の TCK 周波数を使用するデザインには次の制約が適用されます。
作成クロック -name { TCK } \ - 期間 166.67 \
- 波形 { 0 83.33 } \ [ get_ports { TCK } ]
- すべての制約を関連付けます file合成、配置配線、およびタイミング検証を使用tagのes 制約マネージャ >「タイミング」タブ。 これは、SDC に関連するチェックボックスを選択することで完了します。 file制約が入力された s
改訂履歴
| ポート名 | 幅 | 方向 | 説明 |
| JTAG TAPポート | |||
| TDI | 1 | 入力 | テストデータ入力。 TAPからのシリアルデータ入力。 |
| TCK | 1 | 入力 | テストクロック。 CoreJ 内のすべてのシーケンシャル要素へのクロック ソースTAGデバッグ。 |
| テレメトリ | 1 | 入力 | テストモードの選択。 |
| TDO | 1 | 出力 | テストデータ出力。 TAPにシリアルデータを出力します。 |
| TRSTB | 1 | 入力 | テストリセット。 TAP からのアクティブ ロー リセット入力。 |
| JTAG ターゲット X ポート | |||
| TGT_TDO_x | 1 | 入力 | デバッグ ターゲット x から TAP にテスト データを出力します。 ターゲットの TDO ポートに接続します。 |
| TGT_TCK_x | 1 | 出力 | デバッグ ターゲット x へのテスト クロック出力。 TCK は CoreJ 内でグローバルな低スキュー ネットに昇格TAGデバッグ。 |
| TGT_TRST_x | 1 | 出力 | アクティブハイテストリセット。 TGT_ACTIVE_HIGH_RESET_x =1 の場合にのみ使用されます |
| TGT_TRSTN_x | 1 | 出力 | アクティブローテストリセット。 TGT_ACTIVE_HIGH_RESET_x =0 の場合にのみ使用されます。 |
| TGT_TMS_x | 1 | 出力 | テスト モード ターゲット x をデバッグするための出力を選択します。 |
| TGT_TDI_x | 1 | 出力 | テストデータ入力。 デバッグターゲットxからのシリアルデータ入力。 |
| UJTAG_BYPASS_TCK_x | 1 | 入力 | GPIO ピンからデバッグ ターゲット x へのテスト クロック入力。 |
| UJTAG_BYPASS_TMS_x | 1 | 入力 | テスト モード GPIO ピンからターゲット x をデバッグする場合に選択します。 |
| UJTAG_BYPASS_TDI_x | 1 | 入力 | テスト データ入力、GPIO ピンからターゲット x をデバッグするためのシリアル データ。 |
| UJTAG_BYPASS_TRSTB_x | 1 | 入力 | テストリセット。 GPIO ピンからデバッグ ターゲット x へのリセット入力。 |
| UJTAG_BYPASS_TDO_x | 1 | 出力 | テスト データ出力、GPIO ピンからのデバッグ ターゲット x からのシリアル データ。 |
| SECポート | |||
| EN_SEC | 1 | 入力 | セキュリティを有効にします。 ユーザー デザインで TAP への外部 TDI および TRSTB 入力をオーバーライドできるようにします。注意: このポートを接続する場合は特に注意してください。 詳細については、以下の注記と「デバイス プログラミング」を参照してください。 |
| TDI_SEC | 1 | 入力 | TDI セキュリティのオーバーライド。 EN_SEC が HIGH の場合、TAP への外部 TDI 入力をオーバーライドします。 |
| TRSTB_SEC | 1 | 入力 | TRSTB セキュリティ オーバーライド。 SEC_EN が HIGH の場合、TAP への外部 TRSTB 入力をオーバーライドします。 |
| UTRSTB | 1 | 出力 | テストリセットモニター |
| UTMS | 1 | 出力 | テストモード選択モニター |
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製品変更通知サービス
マイクロチップの製品変更通知サービスは、マイクロチップ製品の最新情報を顧客に提供するのに役立ちます。 サブスクライバーは、特定の製品ファミリまたは対象の開発ツールに関連する変更、更新、改訂、または正誤表があるたびに電子メール通知を受け取ります。
登録するには、 マイクロチップ/pcn にアクセスし、登録手順に従います。 カスタマー サポート Microchip 製品のユーザーは、いくつかのチャネルを通じてサポートを受けることができます。
- 販売代理店または代理店
- 現地営業所
- エンベデッド ソリューション エンジニア (ESE) 技術サポート お客様は、サポートについては販売代理店、担当者、または ESE にお問い合わせください。 地元の営業所もお客様をサポートします。 この文書には営業所と所在地のリストが含まれています。
テクニカルサポートは、 webサイト: サポート
マイクロチップデバイスのコード保護機能
マイクロチップデバイスのコード保護機能の詳細は次のとおりです。
- Microchip 製品は、それぞれの Microchip データ シートに記載されている仕様を満たしています。
- Microchip 社は、意図した方法で通常の条件下で使用する場合、その製品ファミリは安全であると考えています。
- マイクロチップ社のデバイスのコード保護機能を破ろうとする不正な方法や、違法と思われる方法が使用されています。 これらの方法では、マイクロチップ社のデータ シートに記載されている動作仕様以外の方法でマイクロチップ社製品を使用する必要があると考えています。 これらのコード保護機能を侵害しようとする試みは、Microchip の知的財産権を侵害しない限り達成できない可能性が高いです。
- Microchip 社は、コードの完全性に懸念をお持ちのお客様と協力する用意があります。
- Microchip も他の半導体メーカーも、そのコードのセキュリティを保証できません。 コード保護は、製品が「壊れない」ことを保証することを意味するものではありません。 コード保護は常に進化しています。 Microchip 社は、自社製品のコード保護機能を継続的に改善することに取り組んでいます。 Microchip 社のコード保護機能を破ろうとする試みは、デジタル ミレニアム著作権法に違反する可能性があります。 そのような行為により、お客様のソフトウェアまたはその他の著作物への不正アクセスが許可される場合、お客様はその法律に基づく救済を求める訴訟を起こす権利を有する場合があります。
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