Ang Microchip Technology Core JTAG Giya sa Gumagamit sa Debug Processors
Pasiuna
Core JTAG Ang Debug v4.0 nagpadali sa koneksyon sa Joint Test Action Group (JTAG) compatible soft core processors ngadto sa JTAG TAP o General Purpose Input/Output (GPIO) pin para sa pag-debug. Kini nga IP core nagpadali sa pag-debug sa labing taas nga 16 ka soft core processor sulod sa usa ka device, ug naghatag usab og suporta sa pag-debug sa mga processor sa upat ka separado nga device sa GPIO.
Mga bahin
CoreJTAGAng pag-debug adunay mga mosunud nga hinungdanon nga bahin:
- Naghatag ug access sa panapton sa JTAG interface pinaagi sa JTAG TAP.
- Naghatag ug access sa panapton sa JTAG interface pinaagi sa GPIO pins.
- Gi-configure ang suporta sa IR Code alang sa JTAG tunneling.
- Nagsuporta sa pag-link sa daghang mga aparato pinaagi sa JTAG TAP.
- Nagsuporta sa multi-processor debugging.
- Nagpasiugda sa bulag nga orasan ug pag-reset sa mga signal sa ubos nga skew nga mga kapanguhaan sa ruta.
- Gisuportahan ang parehas nga aktibo-ubos ug aktibo-taas nga pag-reset sa target.
- Nagsuporta sa JTAG Interface sa Monitor sa Seguridad (UJTAG_SEC) alang sa PolarFire nga mga aparato.
Kinauyokan nga Bersyon
Kini nga dokumento magamit sa CoreJTAGDebug v4.0
Gisuportahan nga mga Pamilya
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- IGLOO
- IGLOOe/+
Paggamit ug Pagganap sa Device
Ang datos sa paggamit ug pasundayag gilista sa mosunod nga talaan para sa gisuportahan nga mga pamilya sa device. Ang mga datos nga gilista sa kini nga lamesa kay nagpaila lamang. Ang kinatibuk-ang paggamit sa device ug performance sa kinauyokan nagdepende sa sistema.
Talaan 1. Paggamit ug Pagganap sa Device
| Pamilya | Mga Tile Sequential | Kombinatorial | Total | Paggamit Device | Kinatibuk-ang % | Pagganap (MHz) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| IGLOO2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| IGLOO | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | A3P600 | 1.26 | 50 |
Mubo nga sulat: Ang datos sa kini nga lamesa nakuha gamit ang Verilog RTL nga adunay tipikal nga synthesis ug mga setting sa layout sa -1 nga mga bahin. Ang mga top-level nga parameter o generics gibilin sa default settings.
Functional nga Deskripsyon
CoreJTAGGigamit sa pag-debug ang UJTAG lisud nga macro aron mahatagan ang access sa JTAG interface gikan sa FPGA nga panapton. Ang UJTAG Ang hard macro nagpadali sa pagkonektar sa output sa MSS o ASIC TAP controller gikan sa panapton. Lamang, usa ka pananglitan sa UJTAG macro gitugotan sa panapton.
Hulagway 1-1. CoreJTAGDebug Block Diagram
CoreJTAGAng debug adunay usa ka instantiation sa uj_jtag tunnel controller, nga nagpatuman sa usa ka JTAG tunnel controller aron mapadali ang JTAG tunneling tali sa usa ka FlashPro programmer ug usa ka target nga softcore processor. Ang softcore processor konektado pinaagi sa gipahinungod nga FPGA's JTAG mga pin sa interface. IR scan gikan sa JTAG interface dili ma-access sa FPGA panapton. Busa, ang tunnel protocol gikinahanglan aron mapadali ang IR ug DR scan sa debug target, nga nagsuporta sa industriya nga standard JTAG interface. Ang tunnel controller nag-decode sa tunnel packet nga gibalhin isip DR scan ug nagmugna og resulta nga IR o DR scan, base sa sulod sa tunnel packet ug sa sulod sa IR register nga gihatag pinaagi sa UIREG. Ang tunnel controller usab nag-decode sa tunnel packet, kung ang sulod sa IR register motakdo sa IR code niini.
Hulagway 1-2. Tunnel Packet Protocol
Ang usa ka parameter sa pag-configure naghatag og pag-configure sa IR code nga gigamit sa tunnel controller. Aron mapadali ang pag-debug sa daghang mga softcore processor sulod sa usa ka disenyo, ang gidaghanon sa mga tunnel controllers nga gi-instantiate kay ma-configure gikan sa 1-16, nga naghatag ug JTAG compliant nga interface sa matag target nga processor. Kini nga mga target processor matag usa matubag pinaagi sa usa ka talagsaon nga IR code nga gitakda sa oras sa instantiation.
Usa ka CLKINT o BFR buffer ang gi-instantiate sa TGT_TCK nga linya sa matag target nga processor debug interface.
Ang linya sa URSTB gikan sa UJTAG macro (TRSTB) gipasiugda ngadto sa usa ka global nga kapanguhaan sulod sa CoreJTAGDebug. Ang usa ka opsyonal nga inverter gibutang sa linya sa TGT_TRST sulod sa CoreJTAGPag-debug alang sa koneksyon sa usa ka debug nga target, nga gilauman nga konektado sa usa ka aktibo nga taas nga gigikanan sa pag-reset. Gi-configure kini kung gituohan nga ang umaabot nga signal sa TRSTB gikan sa JTAG Aktibo ubos ang TAP. Kung kini nga pag-configure nanginahanglan usa o daghang mga target sa pag-debug, usa ka dugang nga kapanguhaan sa pag-ruta sa kalibutan ang magamit.
Ang linya sa URSTB gikan sa UJTAG macro (TRSTB) gipasiugda ngadto sa usa ka global nga kapanguhaan sulod sa CoreJTAGDebug. Ang usa ka opsyonal nga inverter gibutang sa linya sa TGT_TRST sulod sa CoreJTAGPag-debug alang sa koneksyon sa usa ka debug nga target, nga gilauman nga konektado sa usa ka aktibo nga taas nga gigikanan sa pag-reset. Gi-configure kini kung gituohan nga ang umaabot nga signal sa TRSTB gikan sa JTAG Aktibo ubos ang TAP. Ang TGT_TRSTN mao ang default active low output para sa debug target. Kung kini nga pag-configure nanginahanglan usa o daghang mga target sa pag-debug, usa ka dugang nga kapanguhaan sa pag-ruta sa kalibutan ang magamit.
Hulagway 1-3. CoreJTAGPag-debug sa Serial Data ug Pag-orasan
Pag-chaining sa Device
Tan-awa ang FPGA Programming User Guides para sa piho nga development board o pamilya. Ang matag development board mahimong molihok sa lain-laing voltages, ug mahimo nimong pilion nga pamatud-an kung posible sa ilang mga platform sa pag-uswag. Ingon usab, kung naggamit ka daghang mga board sa pag-uswag, siguroha nga, parehas sila nga managsama nga sukaranan.
Pinaagi sa FlashPro Header
Aron masuportahan ang pagkadena sa daghang mga aparato sa panapton gamit ang FlashPro header, daghang mga higayon sa uj_jtag gikinahanglan. Kini nga bersyon sa kinauyokan naghatag ug access sa kinatas-an nga 16 ka mga cores nga walay panginahanglan alang sa manwal nga instantiating uj_jtag. Ang matag core adunay usa ka talagsaon nga IR Code (gikan sa 0x55 ngadto sa 0x64) nga maghatag og access sa piho nga core nga katumbas sa ID code.
Hulagway 1-4. Daghang mga Proseso sa Usa ka Device Usa ka Device
Sa paggamit sa CoreJTAGAng pag-debug sa daghang mga aparato, usa sa mga aparato kinahanglan nga mahimong agalon. Kini nga device naglangkob sa CoreJTAGDebug core. Ang matag processor dayon konektado sama sa mosunod:
Hulagway 1-5. Daghang Proseso sa Duha ka Device
Aron ma-debug ang usa ka kinauyokan sa laing board, ang JTAG signal gikan sa CoreJTAGAng debug gi-promote ngadto sa top-level nga mga pin sa SmartDesign. Dayon kini konektado sa JTAG direkta nga signal sa processor.
Mubo nga sulat: Usa ka CoreJTAGAng pag-debug, sa ikaduhang disenyo sa board, opsyonal Matikdi nga ang UJ_JTAG macro ug ang FlashPro header wala magamit sa ikaduhang disenyo sa board.
Para makapili ug processor para sa pag-debug sa SoftConsole, i-klik ang debug configurations, ug dayon i-klik ang Debugger tab.
Ang sugo, nga gipakita sa mosunod nga hulagway, gipatuman.
Hulagway 1-6. Debugger Configuration UJ_JTAG_IRCODE
Ang UJ_JTAGAng _IRCODE mahimong usbon depende kung unsang processor ang imong gi-debug. Kay example: sa pag-debug sa usa ka processor sa Device 0, ang UJ_JTAG_IRCODE mahimong itakda sa 0x55 o 0x56.
Pinaagi sa GPIO
Aron ma-debug sa GPIO, ang parameter nga UJTAG Gipili ang _BYPASS. Ang usa ug upat ka mga core mahimong ma-debug sa mga header o pin sa GPIO. Para magpadagan ug sesyon sa debug gamit ang mga GPIO gikan sa SoftConsole v5.3 o mas taas pa, ang Debug Configuration kinahanglang i-set up sama sa mosunod:
Hulagway 1-7. Debugger Configuration GPIO
Mubo nga sulat: Kung nag-debug ka sa GPIO, dili nimo dungan nga i-debug ang processor pinaagi sa FlashPro Header o ang Embedded FlashPro5, sa mga development board. Kay example: Ang FlashPro Header o Embedded FlashPro5 anaa aron mapadali ang pag-debug gamit ang Identify o SmartDebug.
Hulagway 1-8. Pag-debug sa mga GPIO Pins
Pag-chaining sa Device pinaagi sa GPIO Pins
Aron masuportahan ang pagkadena sa daghang mga aparato pinaagi sa GPIO, ang UJTAG_BYPASS parameter kinahanglan mapili. Unya ang TCK, TMS, ug TRSTb signal mahimong ma-promote ngadto sa top-level nga mga pantalan. Ang tanan nga target processor adunay TCK, TMS, ug TRSTb. Wala kini gipakita sa ubos.
Hulagway 1-9. Device Chaining Pinaagi sa GPIO Pins
Sa usa ka batakang JTAG chain, ang TDO sa usa ka processor nagkonektar sa TDI sa laing processor, ug kini nagpadayon hangtud nga ang tanan nga mga processor gikadena, niining paagiha. Ang TDI sa unang processor ug ang TDO sa kataposang processor nagkonektar sa JTAG programmer nga nagdena sa tanan nga mga processor. Ang JTAG Ang mga signal gikan sa mga processor gipaagi sa CoreJTAGDebug, diin sila mahimong kadena. Kung ang pagkadena sa daghang mga aparato nahuman, ang aparato nga adunay CoreJTAGAng debug nahimong master device.
Sa usa ka senaryo sa pag-debug sa GPIO, diin ang usa ka IR Code wala gigahin sa matag processor, usa ka giusab nga OpenOCD script ang gigamit aron mapili, kung unsang aparato ang gi-debug. Ang usa ka OpenOCD nga script giusab aron mapili, kung unsang aparato ang gi-debug. Alang sa usa ka disenyo sa Mi-V, ang file makita sa SoftConsole instalar nga lokasyon, ubos sa openocd/scripts/board/ microsemi-riscv.cfg. Alang sa ubang mga processor, ang files makit-an sa parehas nga lokasyon sa openocd.
Mubo nga sulat: Ang mga kapilian sa Debug Configuration kinahanglan usab nga ma-update, kung ang file giusab ang ngalan
Hulagway 1-10. Debug Configuration
Ablihi ang username-riscv-gpio-chain.cfg, ang mosunod mao ang usa ka exampunsa ang kinahanglan makita:
Hulagway 1-11. MIV Configuration File
Ang mosunud nga mga setting magamit alang sa usa ka pag-debug sa aparato sa GPIO. Alang sa pag-debug sa usa ka kadena, kinahanglan nga idugang ang dugang nga mga mando, aron ang mga aparato nga wala ma-debug ibutang sa bypass mode.
Alang sa duha ka mga processor sa usa ka kadena, ang mosunod nga sampAng sugo gipatuman:
Gitugotan niini ang pag-debug sa Target softcore Processor 1 pinaagi sa pagbutang sa Target softcore Processor 0 sa bypass mode. Aron ma-debug ang Target nga softcore Processor 0, ang mosunod nga sugo gigamit:
Mubo nga sulat: Ang bugtong kalainan tali niining duha ka mga configuration mao nga ang tinubdan, nga nagtawag sa Microsemi RISCV configuration file (microsemi-riscv.cfg) mahimong mag-una, kung mag-debug sa Target softcore Processor 0, o ikaduha, kung mag-debug sa Target Softcore Processor 1. Alang sa labaw sa duha ka mga device sa kadena, dugang nga jtag gidugang ang mga newtaps. Kay example, kung adunay tulo ka mga processor sa usa ka kadena, nan ang mosunod nga sugo gigamit:
Hulagway 1-12. Exampang Debug System
Interface
Ang mosunod nga mga seksyon naghisgot sa impormasyon nga may kalabutan sa interface.
Mga Parameter sa Pag-configure
Ang mga kapilian sa pag-configure alang sa CoreJTAGDebug gihulagway sa mosunod nga lamesa. Kung gikinahanglan ang usa ka configuration gawas sa default, gamita ang Configuration dialog box sa SmartDesign aron mapili ang angay nga mga bili alang sa mga opsyon nga ma-configure.
Talaan 2-1. CoreJTAGMga Opsyon sa Pag-debug sa Pag-configure
| Ngalan | Balido nga Range | Default | Deskripsyon |
| NUM_DEBUG_TGTS | 1-16 | 1 | Ang gidaghanon sa magamit nga mga target sa debug pinaagi sa FlashPro (UJTAG_DEBUG = 0) kay 1-16. Ang gidaghanon sa magamit nga mga target sa debug pinaagi sa GPIO (UJTAG_DEBUG = 1) kay 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR Code, usa kada debug target. Ang bili nga gipiho kinahanglang talagsaon niining debug nga target. Ang tunnel controller nga nalangkit niining debug target interface nagduso lang sa TDO ug nagduso sa target debug interface, kung ang sulod sa IR register motakdo niining IR code. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: Ang output sa TGT_TRSTN_x konektado sa usa ka global nga porma sa aktibo-ubos nga output sa URSTB sa UJTAG macro.1: Ang output sa TGT_TRST internally konektado sa usa ka global inverted form sa active-low URSTB output sa UJTAG macro. Usa ka dugang nga global nga routing nga kapanguhaan ang magamit kung kini nga parameter gibutang sa 1 alang sa bisan unsang target sa pag-debug. |
| UJTAG_BYPASS | 0-1 | 0 | 0: Ang GPIO Debug gi-disable, ang Debug anaa pinaagi sa FlashPro Header o Embedded FlashPro5.1: Ang GPIO Debug gi-enable, ang Debug anaa pinaagi sa usa ka user nga pinili nga GPIO pin sa board.Mubo nga sulat: Kung ang Debugging nahimo pinaagi sa GPIO, ang mosunod nga debug command ipatuman sa SoftConsole debug nga mga opsyon: "—command "set FPGA_TAP N"". |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG macro gipili kung UJTAG_BYPASS = 0. 1: UJTAG_SEC macro gipili kung UJTAG_BYPASS= 0.Mubo nga sulat: Kini nga parameter magamit lamang sa PolarFire. Sa ato pa, PAMILYA = 26. |
Mga Paghulagway sa Senyas
Ang mosunud nga lamesa naglista sa mga paghulagway sa signal alang sa CoreJTAGPag-debug.
Talaan 2-2. CoreJTAGDebug I/O Signals
| Ngalan | Balido nga Range | Default | Deskripsyon |
| NUM_DEBUG_TGTS | 1-16 | 1 | Ang gidaghanon sa magamit nga mga target sa debug pinaagi sa FlashPro (UJTAG_DEBUG = 0) kay 1-16. Ang gidaghanon sa magamit nga mga target sa debug pinaagi sa GPIO (UJTAG_DEBUG = 1) kay 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR Code, usa kada debug target. Ang bili nga gipiho kinahanglang talagsaon niining debug nga target. Ang tunnel controller nga nalangkit niining debug target interface nagduso lang sa TDO ug nagduso sa target debug interface, kung ang sulod sa IR register motakdo niining IR code. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: Ang output sa TGT_TRSTN_x konektado sa usa ka global nga porma sa aktibo-ubos nga output sa URSTB sa UJTAG macro.1: Ang output sa TGT_TRST internally konektado sa usa ka global inverted form sa active-low URSTB output sa UJTAG macro. Usa ka dugang nga global nga routing nga kapanguhaan ang magamit kung kini nga parameter gibutang sa 1 alang sa bisan unsang target sa pag-debug. |
| UJTAG_BYPASS | 0-1 | 0 | 0: Ang GPIO Debug gi-disable, ang Debug anaa pinaagi sa FlashPro Header o Embedded FlashPro5.1: Ang GPIO Debug gi-enable, ang Debug anaa pinaagi sa usa ka user nga pinili nga GPIO pin sa board.Mubo nga sulat: Kung ang Debugging nahimo pinaagi sa GPIO, ang mosunod nga debug command ipatuman sa SoftConsole debug nga mga opsyon: "—command "set FPGA_TAP N"". |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG macro gipili kung UJTAG_BYPASS = 0. 1: UJTAG_SEC macro gipili kung UJTAG_BYPASS= 0.Mubo nga sulat: Kini nga parameter magamit lamang sa PolarFire. Sa ato pa, PAMILYA = 26. |
Mubo nga sulat:
- Ang tanan nga mga signal sa JTAG Ang listahan sa TAP port sa ibabaw kinahanglang i-promote ngadto sa top-level nga mga pantalan sa SmartDesign.
- Ang SEC Ports magamit lamang kung UJTAGAng _SEC_EN gipalihok pinaagi sa CoreJTAGDebug's configuration GUI.
- Pag-amping pag-ayo kung magkonektar sa EN_SEC input. Kung ang EN_SEC gi-promote sa usa ka top-level nga pantalan (device input pin), kinahanglan nimo nga ma-access ang Configure I/O States During JTAG Seksyon sa Programming sa Programa nga Disenyo sa Libero nga dagan ug siguruha nga ang I/0 State (Output Lamang) para sa EN_SEC port gitakda sa 1.
Pagrehistro sa Mapa ug Deskripsyon
Walay mga rehistro alang sa CoreJTAGPag-debug.
Pag-agos sa Himan
Ang mosunod nga mga seksyon naghisgot bahin sa dagan sa himan nga impormasyon.
Lisensya
Dili kinahanglan ang usa ka lisensya aron magamit kini nga IP Core sa Libero SoC.
RTL
Ang kompleto nga RTL code gihatag alang sa kinauyokan ug mga testbenches, nga nagtugot sa kinauyokan nga ma-instantiate sa SmartDesign. Ang simulation, Synthesis, ug Layout mahimong ipahigayon sulod sa Libero SoC.
SmartDesign
Usa ka example instantiated view sa CoreJTAGAng debug gipakita sa mosunod nga numero. Para sa dugang nga impormasyon sa paggamit sa SmartDesign aron ma-instantiate ug makamugna og mga cores, tan-awa ang Paggamit sa DirectCore sa Libero® SoC User Guide.
Hulagway 4-1. SmartDesign CoreJTAGPag-debug nga Instance View gamit ang JTAG Ulohan
Hulagway 4-2. SmartDesign CoreJTAGDebug Instance gamit ang GPIO Pins
Pag-configure sa CoreJTAGPag-debug sa SmartDesign
Ang kinauyokan gi-configure gamit ang configuration GUI sa SmartDesign. Usa ka example sa GUI gipakita sa mosunod nga numero.
Hulagway 4-3. Pag-configure sa CoreJTAGPag-debug sa SmartDesign
Alang sa PolarFire, UJTAG_SEC mipili sa UJTAG_SEC macro imbes sa UJTAG macro sa dihang UJTAGAng _BYPASS gi-disable. Gibalewala kini sa tanang ubang mga pamilya.
Ang Gidaghanon sa Debug Target kay ma-configure hangtod sa 16 ka debug nga target, nga adunay UJTAG_BYPASS na-disable ug hangtod sa 4 ka debug target, nga adunay UJTAG_BYPASS gipalihok.
UJTAGGipili sa _BYPASS ang pag-debug pinaagi sa UJTAG ug ang FlashPro header, ug pag-debug pinaagi sa GPIO pins.
Ang Target # IR Code mao ang JTAG IR Code nga gihatag sa debug target. Kini kinahanglan nga usa ka talagsaon nga bili sulod sa gitakda nga range sa Talaan 2-1.
Mga Pag-agos sa Simulation
Usa ka user testbench gihatag uban sa CoreJTAGDebug. Sa pagpadagan sa mga simulation:
- Pilia ang user testbench dagan sulod sa SmartDesign.
- I-klik ang Save and Generate sa Generate pane. Pilia ang user testbench gikan sa Core Configuration GUI.
Kung ang SmartDesign nagmugna sa proyekto sa Libero, kini nag-install sa user testbench files. Sa pagpadagan sa user testbench:
- Ibutang ang disenyo nga gamut sa CoreJTAGPag-debug instantiation sa Libero design hierarchy pane.
- I-klik ang Verify Pre-Synthesized Design > Simulate sa Libero Design Flow window. Nagsugod kini sa ModelSim ug awtomatiko nga gipadagan ang simulation.
Synthesis sa Libero
Sa pagpadagan sa Synthesis:
- I-klik ang Synthesize icon sa Libero SoC Design Flow window aron ma-synthesize ang core. Sa laing paagi, i-right-click ang Synthesize nga opsyon sa Design Flow window, ug pilia ang Open Interactively. Ang bintana sa Synthesis nagpakita sa Synplify® nga proyekto.
- I-klik ang Run icon.
Mubo nga sulat: Para sa RTG4, naay event transient (SET) mitigated warning, nga mahimong ibaliwala kay kini nga IP kay gigamit lang para sa development purposes ug dili gamiton sa radiation environment.
Place-and-Route sa Libero
Kung nahuman na ang Synthesis, i-klik ang icon nga Dapit ug Ruta sa Libero SoC aron masugdan ang proseso sa pagbutang.
Pagprograma sa Device
Kung ang UJAG_SEC nga bahin gigamit ug ang EN_SEC gi-promote sa usa ka taas nga lebel nga pantalan (device input pin), kinahanglan nimo nga ma-access ang Configure I/O States During JTAG Seksyon sa Programming sa Programa nga Disenyo sa Libero nga dagan ug siguruha nga ang I/0 State (Output Lamang) para sa EN_SEC port gitakda sa 1.
Kini nga pag-configure gikinahanglan aron mapadayon ang pag-access sa JTAG pantalan alang sa pag-reprogramming sa device, tungod kay ang gipiho nga Boundary Scan Register (BSR) nga bili nag-override sa bisan unsang external logic level sa EN_SEC atol sa reprogramming.
Paghiusa sa Sistema
Ang mosunod nga mga seksyon naghisgot sa impormasyon nga may kalabutan sa paghiusa sa sistema.
System Level Design para sa IGLOO2/RTG4
Ang mosunud nga numero nagpakita sa mga kinahanglanon sa disenyo aron mahimo ang JTAG debugging sa usa ka softcore processor, nga nahimutang sa panapton gikan sa SoftConsole ngadto sa JTAG interface alang sa IGLOO2 ug RTG4 device.
Hulagway 5-1. RTG4/IGLOO2 JTAG Debug nga Disenyo
System Level Design para sa SmartFusion2
Ang mosunud nga numero nagpakita sa mga kinahanglanon sa disenyo aron mahimo ang JTAG debugging sa usa ka softcore processor, nga nahimutang sa panapton gikan sa SoftConsole ngadto sa JTAG interface alang sa SmartFusion2 device.
Hulagway 5-2. SmartFusion2 JTAG Debug nga Disenyo
UJTAG_SEC
Alang sa PolarFire nga pamilya sa mga aparato, kini nga pagpagawas nagtugot sa tiggamit sa pagpili tali sa UJTAG ug ujTAG_SEC, ang UJTAG_SEC_EN parametro sa GUI ang gamiton sa pagpili kon hain ang gusto.
Ang mosunod nga numero nagpakita sa usa ka yano nga diagram nga nagrepresentar sa pisikal nga mga interface sa UJTAG/UJTAG_SEC sa PolarFire.
Hulagway 5-3. PolarFire UJTAG_SEC Macro
Mga Pagpugong sa Laraw
Ang mga disenyo uban sa CoreJTAGAng pag-debug nagkinahanglan sa aplikasyon sa pagsunod sa mga limitasyon, sa dagan sa disenyo, para sa pagtugot sa pagtuki sa timing nga gamiton sa TCK clock domain.
Aron idugang ang mga limitasyon:
- Kung gigamit ang Enhanced Constraint flow sa Libero v11.7 o mas taas pa, i-double click ang Constraints > Manage Constraints sa DesignFlow window ug i-klik ang Timing tab.
- Sa Timing tab sa Constraint Manager window, i-klik ang Bag-o aron makahimo og bag-ong SDC file, ug nganli ang file. Ang mga pagpugong sa Disenyo naglakip sa mga limitasyon sa tinubdan sa orasan nga mahimong masulod niining blangko nga SDC file.
- Kung gigamit ang Classic Constraint sa Libero v11.7 o mas taas pa, i-right-click ang Create Constraints > Timing Constraint, sa Design Flow window, ug dayon i-klik ang Create New Constraint. Naghimo kini og bag-ong SDC file. Ang mga pagpugong sa disenyo naglakip sa mga limitasyon sa tinubdan sa orasan, nga gisulod niining blangko nga SDC file.
- Kalkulahin ang TCK nga panahon ug tunga nga panahon. Ang TCK gibutang sa 6 MHz kung ang pag-debug gihimo gamit ang FlashPro, ug gitakda sa labing kadaghan nga frequency nga 30 MHz kung ang pag-debug gisuportahan sa FlashPro5. Human nimo makompleto kini nga lakang, isulod ang mosunod nga mga limitasyon sa SDC file:
create_clock -ngalan { TCK } \- panahon TCK_PERIOD \
- waveform { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Para sa example, ang mosunod nga mga limitasyon kay gigamit para sa disenyo nga naggamit ug TCK frequency nga 6 MHz.
create_clock -ngalan { TCK } \ - panahon 166.67 \
- waveform { 0 83.33 } \ [ get_ports { TCK } ]
- Iupod ang tanan nga mga limitasyon files uban ang Synthesis, Place-and-Route, ug Timing Verification stages sa Constraint Manager > Tayming nga tab. Mahuman kini pinaagi sa pagpili sa mga may kalabutan nga check box para sa SDC files diin ang mga pagpugong gisulod
Kasaysayan sa Pagbag-o
| Ngalan sa Port | Lapad | Direksyon | Deskripsyon |
| JTAG TAP Ports | |||
| TDI | 1 | Input | Test Data Sa. Serial data input gikan sa TAP. |
| TCK | 1 | Input | Pagsulay nga Orasan. Ang gigikanan sa orasan sa tanan nga sunud-sunod nga mga elemento sa sulod sa CoreJTAGPag-debug. |
| TMS | 1 | Input | Pagpili sa Mode sa Pagsulay. |
| TDO | 1 | Output | Pagsulay sa Data. Serial data output ngadto sa TAP. |
| TRSTB | 1 | Input | Test Reset. Aktibo nga ubos nga reset input gikan sa TAP. |
| JTAG Target nga X Ports | |||
| TGT_TDO_x | 1 | Input | Sulayi ang datos gikan sa debug target x ngadto sa TAP. Sumpaysumpaya ang target nga TDO port. |
| TGT_TCK_x | 1 | Output | Sulayi ang output sa Orasan aron ma-debug ang target x. Ang TCK gi-promote ngadto sa usa ka global, ubos nga skew net sulod sa CoreJTAGPag-debug. |
| TGT_TRST_x | 1 | Output | Aktibo-High Test Reset. Gigamit ra kung TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Output | Aktibo-Ubos nga Pag-reset sa Pagsulay. Gigamit ra kung TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Output | Test Mode Pilia ang output aron i-debug ang target x. |
| TGT_TDI_x | 1 | Output | Test Data Sa. Serial data input gikan sa debug target x. |
| UJTAG_BYPASS_TCK_x | 1 | Input | Test Clock input aron i-debug ang target x gikan sa GPIO pin. |
| UJTAG_BYPASS_TMS_x | 1 | Input | Test Mode Pilia ang pag-debug sa target x gikan sa GPIO pin. |
| UJTAG_BYPASS_TDI_x | 1 | Input | Test Data Sa, Serial data sa debug target x gikan sa GPIO pin. |
| UJTAG_BYPASS_TRSTB_x | 1 | Input | Test Reset. I-reset ang input aron ma-debug ang target x gikan sa GPIO pin. |
| UJTAG_BYPASS_TDO_x | 1 | Output | Test Data Out, Serial data gikan sa debug target x gikan sa GPIO pin. |
| Mga pantalan sa SEC | |||
| EN_SEC | 1 | Input | Makapahimo sa Seguridad. Makapahimo sa disenyo sa user nga ma-override ang external TDI ug TRSTB input sa TAP.Pagbantay: Pag-amping pag-ayo sa pagkonektar niini nga pantalan. Tan-awa ang nota sa ubos ug Device Programming alang sa dugang mga detalye. |
| TDI_SEC | 1 | Input | TDI Security override. I-override ang external TDI input sa TAP kung EN_SEC kay HIGH. |
| TRSTB_SEC | 1 | Input | TRSTB Security override. I-override ang external TRSTB input sa TAP kung ang SEC_EN kay HIGH. |
| UTSTB | 1 | Output | Test Reset Monitor |
| UTMS | 1 | Output | Test Mode Pagpili Monitor |
Ang Microchip Website
Ang Microchip naghatag online nga suporta pinaagi sa among website sa www.microchip.com/. Kini website gigamit sa paghimo files ug impormasyon nga dali makuha sa mga kustomer. Pipila sa mga sulod nga anaa naglakip sa:
- Suporta sa Produkto - Mga sheet sa datos ug sayup, mga nota sa aplikasyon ug sampmga programa, mga kapanguhaan sa disenyo, mga giya sa tiggamit ug mga dokumento sa suporta sa hardware, pinakabag-o nga pagpagawas sa software ug gi-archive nga software
- Kinatibuk-ang Suporta sa Teknikal - Kanunay nga Gipangutana nga mga Pangutana (FAQ), mga hangyo sa teknikal nga suporta, mga grupo sa diskusyon sa online, listahan sa miyembro sa programa sa kasosyo sa disenyo sa Microchip
- Negosyo sa Microchip - Pagpili sa produkto ug mga giya sa pag-order, pinakabag-o nga press release sa Microchip, listahan sa mga seminar ug mga panghitabo, listahan sa mga opisina sa pagbaligya sa Microchip, mga distributor ug mga representante sa pabrika
Serbisyo sa Pagpahibalo sa Pagbag-o sa Produkto
Ang serbisyo sa pagpahibalo sa pagbag-o sa produkto sa Microchip makatabang sa pagpadayon sa mga kostumer sa mga produkto sa Microchip. Ang mga subscriber makadawat og pahibalo sa email sa matag higayon nga adunay mga pagbag-o, mga pag-update, mga pagbag-o o mga sayup nga may kalabutan sa usa ka piho nga pamilya sa produkto o himan sa pagpalambo sa interes.
Para magparehistro, adto sa www.microchip.com/pcn ug sunda ang mga instruksyon sa pagrehistro sa Customer Support Ang mga tiggamit sa mga produkto sa Microchip makadawat og tabang pinaagi sa daghang mga channel:
- Distributor o Representante
- Lokal nga Opisina sa Pagbaligya
- Embedded Solutions Engineer (ESE)Technical Support Ang mga kustomer kinahanglang mokontak sa ilang distributor, representante o ESE alang sa suporta. Anaa usab ang mga lokal nga opisina sa pagpamaligya aron matabangan ang mga kustomer. Ang usa ka lista sa mga opisina sa pagpamaligya ug mga lokasyon gilakip niini nga dokumento.
Ang teknikal nga suporta anaa pinaagi sa website sa: www.microchip.com/support
Feature sa Pagpanalipod sa Code sa Microchip Device
Timan-i ang mosunod nga mga detalye sa feature sa pagpanalipod sa code sa mga device sa Microchip:
- Ang mga produkto sa Microchip nakab-ot ang mga detalye nga anaa sa ilang partikular nga Microchip Data Sheet.
- Nagtuo ang Microchip nga ang pamilya sa mga produkto niini luwas kung gigamit sa gituyo nga paagi ug sa ilawom sa normal nga mga kondisyon.
- Adunay dili matinud-anon ug posible nga ilegal nga mga pamaagi nga gigamit sa pagsulay sa paglapas sa mga bahin sa pagpanalipod sa code sa mga aparato sa Microchip. Kami nagtuo nga kini nga mga pamaagi nanginahanglan paggamit sa mga produkto sa Microchip sa usa ka paagi gawas sa mga detalye sa pag-opera nga naa sa Mga Data Sheet sa Microchip. Ang mga pagsulay sa paglapas sa mga bahin sa pagpanalipod sa code, lagmit, dili mahimo kung wala’y paglapas sa mga katungod sa intelektwal nga kabtangan sa Microchip.
- Andam ang Microchip nga makigtambayayong sa bisan kinsang kustomer nga nabalaka sa integridad sa code niini.
- Bisan ang Microchip o bisan unsang ubang tiggama sa semiconductor dili makagarantiya sa seguridad sa code niini. Ang pagpanalipod sa code wala magpasabut nga gigarantiyahan namon ang produkto nga "dili mabuak." Ang pagpanalipod sa code kanunay nga nag-uswag. Kami sa Microchip komitado sa padayon nga pagpaayo sa mga bahin sa pagpanalipod sa code sa among mga produkto. Ang mga pagsulay sa pagbungkag sa bahin sa pagpanalipod sa code sa Microchip mahimong usa ka paglapas sa Digital Millennium Copyright Act. Kung ang ingon nga mga buhat nagtugot sa dili awtorisado nga pag-access sa imong software o uban pang naka-copyright nga trabaho, mahimo kang adunay katungod sa pagkiha alang sa kahupayan ubos sa maong Balaod.
Legal nga Pahibalo
Ang impormasyon nga anaa niini nga publikasyon gihatag alang sa bugtong katuyoan sa pagdesinyo ug paggamit sa mga produkto sa Microchip. Ang impormasyon bahin sa mga aplikasyon sa device ug ang susama gihatag lang para sa imong kasayon ug mahimong mapulihan sa mga update. Imong responsibilidad ang pagsiguro nga ang imong aplikasyon nagtagbo sa imong mga detalye.
KINI NGA IMPORMASYON GIHATAG SA MICROCHIP "AS IS". WALAY REPRESENTASYON ANG MICROCHIP
O MGA WARRANTY SA BISAN UNSANG KLASE KINAHANGLANG O GIPAHIBALO, GISULAT O BINUL, STATUTORY
O KON UBAN PA, MAY KALAMBOAN SA IMPORMASYON LAKIP APAN DILI LIMITADO SA BISAN UNSANG GIPAHIBALO
MGA WARRANTY SA DILI PAGLAPAS, ABILIDAD SA MERCHANT, UG KAAYO PARA SA PARTIKULAR NGA KATUYOAN O MGA WARRANTY NGA MAY MALAMBIT SA IYANG KONDISYON, KALIDAD, O PERFORMANCE. SA WALAY HITABO ANG MICROCHIP MAY TUBAG SA BISAN UNSANG INDIRECT, ESPESYAL, PUNITIVE, INCIDENTAL O KONSEQUENTIAL NGA PAGKAWAL, KADOT, GASTO O GASTO SA BISAN UNSANG KLASE NGA MAY MALAKIT SA IMPORMASYON O PAGGAMIT KINI, BISAN PA NAHIDUNGA, BISAN KON MAY MICROPOSITY. O ANG MGA KADOT MAHITABO. HANGTOD SA KATAPUSAN NGA GITUGOT SA BALAOD, ANG TOTAL LIABILIDAD SA MICROCHIP SA TANANG MGA PANG-ANGKON SA UNSANG PAAGI NGA MAY KAlambigitan SA IMPORMASYON O ANG PAGGAMIT NIINI DILI MOLABAW SA KANTOS SA BAYRAN, KUNG MAY UNSA, NGA IMONG GIBAYAD DIREKTA SA MICROCHIP ALANG SA IMPORMASYON. Ang paggamit sa mga gamit sa Microchip sa suporta sa kinabuhi ug/o mga aplikasyon sa kaluwasan hingpit nga naa sa peligro sa pumapalit, ug ang pumapalit miuyon nga depensahan, bayran ug huptan nga dili makadaot ang Microchip gikan sa bisan unsa ug tanan nga mga kadaot, pag-angkon, mga demanda, o mga gasto nga resulta sa ingon nga paggamit. Wala’y mga lisensya nga gihatag, sa tinuud o kung dili, sa ilawom sa bisan unsang mga katungod sa intelektwal nga kabtangan sa Microchip gawas kung gipahayag.
| AMERIKA | ASIA/PACIFIC | ASIA/PACIFIC | EUROPE |
| Opisina sa Kumpanya2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Fax: 480-792-7277 Teknikal nga Suporta: www.microchip.com/support Web adres: www.microchip.com AtlantaDuluth, GATEL: 678-957-9614Fax: 678-957-1455Austin, TXTel: 512-257-3370Boston Westborough, MA Tel: 774-760-0087Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071Fax: 630-285-0075DallasAddison, TXTel: 972-818-7423Fax: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TXTel: 281-894-5983Indianapolis Noblesville, IN Tel: 317-773-8323Fax: 317-773-5453Tel: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523Fax: 949-462-9608Tel: 951-273-7800Raleigh, NCTel: 919-844-7510New York, NYTel: 631-435-6000San Jose, CATel: 408-735-9110Tel: 408-436-4270Canada - TorontoTel: 905-695-1980Fax: 905-695-2078 | Australia - SydneyTel: 61-2-9868-6733China - BeijingTel: 86-10-8569-7000China - ChengduTel: 86-28-8665-5511China - ChongqingTel: 86-23-8980-9588China - DongguanTel: 86-769-8702-9880China - GuangzhouTel: 86-20-8755-8029China - HangzhouTel: 86-571-8792-8115China - Hong Kong SARTel: 852-2943-5100China - NanjingTel: 86-25-8473-2460China - QingdaoTel: 86-532-8502-7355China - ShanghaiTel: 86-21-3326-8000China - ShenyangTel: 86-24-2334-2829China - ShenzhenTel: 86-755-8864-2200China - SuzhouTel: 86-186-6233-1526China - WuhanTel: 86-27-5980-5300China – XianTel: 86-29-8833-7252China - XiamenTel: 86-592-2388138China - ZhuhaiTel: 86-756-3210040 | India - BangaloreTel: 91-80-3090-4444India - Bag-ong DelhiTel: 91-11-4160-8631India - PuneTel: 91-20-4121-0141Japan - OsakaTel: 81-6-6152-7160Japan - TokyoTel: 81-3-6880-3770Korea – DaeguTel: 82-53-744-4301Korea - SeoulTel: 82-2-554-7200Malaysia - Kuala LumpurTel: 60-3-7651-7906Malaysia – PenangTel: 60-4-227-8870Pilipinas – ManilaTel: 63-2-634-9065SingaporeTel: 65-6334-8870Taiwan - Hsin ChuTel: 886-3-577-8366Taiwan - KaohsiungTel: 886-7-213-7830Taiwan – TaipeiTel: 886-2-2508-8600Thailand - BangkokTel: 66-2-694-1351Vietnam – Ho Chi MinhTel: 84-28-5448-2100 | Austria - WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Denmark – CopenhagenTel: 45-4485-5910Fax: 45-4485-2829Finland - EspooTel: 358-9-4520-820France - ParisTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Alemanya - GarchingTel: 49-8931-9700Alemanya - HaanTel: 49-2129-3766400Alemanya - HeilbronnTel: 49-7131-72400Alemanya - KarlsruheTel: 49-721-625370Alemanya - MunichTel: 49-89-627-144-0Fax: 49-89-627-144-44Alemanya - RosenheimTel: 49-8031-354-560Israel - Ra'ananaTel: 972-9-744-7705Italy - MilanTel: 39-0331-742611Fax: 39-0331-466781Italy - PadovaTel: 39-049-7625286Netherlands – DrunenTel: 31-416-690399Fax: 31-416-690340Norway – TrondheimTel: 47-72884388Poland - WarsawTel: 48-22-3325737Romania – BucharestTel: 40-21-407-87-50Espanya - MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Sweden - GothenbergTel: 46-31-704-60-40Sweden - StockholmTel: 46-8-5090-4654UK – WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820 |
Mga Dokumento / Mga Kapanguhaan
 |
Microchip Technology CoreJTAGMga Proseso sa Pag-debug [pdf] Giya sa Gumagamit CoreJTAGMga Proseso sa Pag-debug, CoreJTAGPag-debug, Mga Proseso |
