Core J di a tecnulugia di microchipTAG Debug Processors Guida d'utilizatore

Introduzione

Core JTAG Debug v4.0 facilita a cunnessione di u Joint Test Action Group (JTAG) processori soft core cumpatibili cù u JTAG Pin TAP o General Purpose Input/Output (GPIO) per u debugging. Stu core IP facilita u debugging di un massimu di 16 processori soft core in un unicu dispositivu, è furnisce ancu supportu per u debugging di processori nantu à quattru dispositivi separati via GPIO.

Features

Core JTAGU debug hà e seguenti caratteristiche principali:

• Fornisce l'accessu di u tessutu à u JTAG interfaccia attraversu a JTAG TAP.
• Fornisce l'accessu di u tessutu à u JTAG interfaccia attraversu i pin GPIO.
• Configura u supportu di u codice IR per a JTAG scavu di tunnel.
• Supporta a cunnessione di parechji dispusitivi attraversu a JTAG TAP.
• Supporta u debugging multi-processore.
• Promuove i signali di clock separati è resettate à e risorse di routing low-skew.
• Supporta u resetting di u target attivu-bassu è attivu-altu.
• Supporta a JTAG Interfaccia di Monitoraghju di Sicurezza (UJ)TAG_SEC) per i dispusitivi PolarFire.

Versione Core
Stu documentu s'applica à CoreJTAGDebug v4.0

Famiglie sustegnu

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• SmartFusion
• ProASIC3/3E/3L
• IGLOU
• IGLOOe/+

Utilizazione è prestazione di u dispositivu

I dati d'utilizazione è di prestazione sò elencati in a tabella seguente per e famiglie di dispositivi supportati. I dati elencati in sta tabella sò solu indicativi. L'utilizazione generale di u dispositivu è u rendiment di u core hè dipendente di u sistema.
Table 1. Utilizazione di Dispositivi è Rendimentu

Famiglia	Tiles Sequential	Cumminatoriu	Totale	Utilizazione Dispositivu	Totale %	Prestazione (MHz)
PolarFire	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
SmartFusion 2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
SmartFusion	17	151	4608	A2F200M3F	3.65	63.53
IGLOU	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Nota: I dati in questa tavula sò stati ottenuti utilizendu u Verilog RTL cù sintesi tipica è paràmetri di layout in parti -1. I paràmetri di primu livellu o generici sò stati lasciati à i paràmetri predeterminati.

Descrizzione Funziunale

Core JTAGU debug usa l'UJTAG macro dura per furnisce accessu à JTAG interfaccia da u tessutu FPGA. L'UJTAG A macro dura facilita a cunnessione à l'output di u controller MSS o ASIC TAP da u tessutu. Solu una istanza di l'UJTAG A macro hè permessa in u tessutu.
Figura 1-1. CoreJTAGDiagramma di blocchi di debug

Core JTAGU debug cuntene una istanziazione di uj_jtag cuntrullore di tunnel, chì implementa un JTAG Cuntrollore di tunnel per facilità JTAG tunneling trà un prugrammatore FlashPro è un processore softcore di destinazione. U processore softcore hè cunnessu attraversu i FPGA dedicati JTAG pin di l'interfaccia. Scansioni IR da u JTAG L'interfaccia hè inaccessibile in u tessutu FPGA. Dunque, u protocolu di tunnel hè necessariu per facilità e scansioni IR è DR versu u target di debug, chì supporta u standard industriale JTAG interfaccia. U controller di u tunnel decodifica u pacchettu di tunnel trasferitu cum'è una scansione DR è genera una scansione IR o DR risultante, basata annantu à u cuntenutu di u pacchettu di tunnel è u cuntenutu di u registru IR furnitu per mezu di UIREG. U controller di u tunnel decodifica ancu u pacchettu di tunnel, quandu u cuntenutu di u registru IR currisponde à u so codice IR.

Figura 1-2. Tunnel Packet Protocol

Un parametru di cunfigurazione furnisce a cunfigurazione di u codice IR utilizatu da u controller di tunnel. Per facilità u debugging di parechji processori softcore in un unicu disignu, u numeru di controller di tunnel istanziati hè cunfigurabile da 1 à 16, furnendu un JTAG interfaccia cumpatibile cù ogni processore di destinazione. Quessi processori di destinazione sò ognunu indirizzabili per mezu di un codice IR unicu impostu à u mumentu di l'istanza.

Un buffer CLKINT o BFR hè instanziatu nantu à a linea TGT_TCK di ogni interfaccia di debug di u processatore di destinazione.

A linea URSTB da l'UJTAG A macro (TRSTB) hè prumossa à una risorsa glubale in CoreJTAGDebug. Un inverter opzionale hè piazzatu nantu à a linea TGT_TRST in CoreJTAGDebug per a cunnessione à un target di debug, chì hè tandu previstu di esse cunnessu à una fonte di reset attivu-altu. Hè cunfiguratu quandu si suppone chì u signale TRSTB entrante da u JTAG TAP hè attivu bassu. Sè sta cunfigurazione richiede unu o più obiettivi di debug, una risorsa di routing globale supplementaria serà cunsumata.

A linea URSTB da l'UJTAG A macro (TRSTB) hè prumossa à una risorsa glubale in CoreJTAGDebug. Un inverter opzionale hè piazzatu nantu à a linea TGT_TRST in CoreJTAGDebug per a cunnessione à un target di debug, chì hè tandu previstu di esse cunnessu à una fonte di reset attivu-altu. Hè cunfiguratu quandu si suppone chì u signale TRSTB entrante da u JTAG TAP hè attivu bassu. TGT_TRSTN hè l'output attivu bassu predefinitu per u target di debug. Se sta cunfigurazione richiede unu o più target di debug, una risorsa di routing globale supplementaria serà cunsumata.

Figura 1-3. CoreJTAGDebug di Dati Seriali è Clocking

Dispositivu Chaining

Riferite à i Guide d'Usuariu di Programmazione FPGA per a scheda di sviluppu specifica o famiglia. Ogni bordu di sviluppu pò upirari à differente voltages, è pudete sceglie di verificà s'ellu hè pussibule cù e so plataforme di sviluppu. Inoltre, sè vo aduprate parechje schede di sviluppu, assicuratevi chì sparte un terrenu cumunu.

Per mezu di FlashPro Header
Per sustene l'incatenazione di parechji dispositi in u tessulu cù l'intestazione FlashPro, parechje istanze di uj_jtag sò richiesti. Questa versione di u core furnisce l'accessu à u massimu di 16 nuclei senza a necessità di instantiating manualmente uj_jtag. Ogni core hà un codice IR unicu (da 0x55 à 0x64) chì furnisce l'accessu à u core specificu chì currisponde à u codice ID.

Figura 1-4. Processori multipli in un Unicu Dispositivu Unicu Dispositivu

Per aduprà CoreJTAGDebugging in parechji dispusitivi, unu di i dispusitivi deve diventà u maestru. Stu dispusitivu cuntene u CoreJTAGCore di debug. Ogni processore hè tandu cunnessu cum'è seguita:
Figura 1-5. Processori multipli in dui dispusitivi

Per debugà un core nantu à un'altra scheda, a JTAG signali da CoreJTAGI debug sò prumossi à i pin di livellu superiore in u SmartDesign. Quessi sò tandu cunnessi à u JTAG signali direttamente nant'à u processore.
Nota: Un CoreJTAGU debug, in u secondu disignu di a scheda, hè facultativu. Nutate bè chì l'UJ_JTAG A macro è l'intestazione FlashPro ùn sò micca aduprate in u secondu disignu di a scheda.

Per selezziunà un processore per debugging in SoftConsole, cliccate nantu à e cunfigurazioni di debug, è dopu cliccate nantu à a tabulazione Debugger.

U cumandamentu, mostratu in l'imagine seguente, hè eseguitu.

Figura 1-6. Cunfigurazione di u debugger UJ_JTAG_IRCODE

L'UJ_JTAG_IRCODE pò esse cambiatu secondu u processore chì state debuggendu. Per esempiuample: per debugà un processore in u Dispositivu 0, l'UJ_JTAG_IRCODE pò esse impostu à 0x55 o 0x56.

Grâce à GPIO
Per debugà via GPIO, u parametru UJTAG _BYPASS hè sceltu. Unu è quattru core ponu esse debuggati nantu à l'intestazioni o i pin GPIO. Per eseguisce una sessione di debug cù GPIO da SoftConsole v5.3 o superiore, a Cunfigurazione di Debug deve esse cunfigurata cusì:
Figura 1-7. Configurazione Debugger GPIO

Nota: Sè vo debugging sopra GPIO, ùn pudete micca debug simultaneamente u processatore attraversu l'intestazione FlashPro o l'Embedded FlashPro5, nantu à i schede di sviluppu. Per esample: FlashPro Header o Embedded FlashPro5 sò dispunibuli per facilità a debug usendu Identify o SmartDebug.
Figura 1-8. Debugging Over GPIO Pins

Chainage de l'appareil via les Pins GPIO
Per supportà a concatenazione di parechji dispositivi via GPIO, l'UJTAGU parametru _BYPASS deve esse sceltu. Dopu, i signali TCK, TMS è TRSTb ponu esse prumossi à i porti di livellu superiore. Tutti i processori di destinazione anu TCK, TMS è TRSTb. Quessi ùn sò micca mostrati quì sottu.
Figura 1-9. Chainage de l'appareil à travers les broches GPIO

In una J basicaTAG catena, u TDO di un processore si cunnetta à u TDI di un altru processore, è cuntinueghja finu à chì tutti i processori sò incatenati, in questu modu. U TDI di u primu processore è u TDO di l'ultimu processore si cunnettanu à u JTAG prugrammatore chì cuncatena tutti i processori. U JTAG I signali da i processori sò mandati à CoreJTAGDebug, induve ponu esse incatenati. Sè l'incatenamentu trà parechji dispusitivi hè cumpletatu, u dispusitivu cù CoreJTAGU debug diventa u dispusitivu maestru.

In un scenariu di debug GPIO, induve un Codice IR ùn hè micca attribuitu à ogni processore, un script OpenOCD mudificatu hè utilizatu per selezziunà, quale dispusitivu hè esse debuggatu. Un script OpenOCD hè mudificatu per selezziunà, quale dispusitivu hè debuggatu. Per un disignu Mi-V, u file si trova in u locu d'installazione di SoftConsole, sottu openocd/scripts/board/microsemi-riscv.cfg. Per l'altri processori, u files si trovanu in u listessu locu openocd.
Nota:  L'opzioni di Configurazione Debug deve ancu esse aghjurnata, se u file hè rinominatu

Figura 1-10. Debug Configuration

Apertura username-riscv-gpio-chain.cfg, seguitu hè un example di ciò chì deve esse vistu:

Figura 1-11. Cunfigurazione MIV File

I seguenti paràmetri funziona per un debugging unicu dispositivu nantu à GPIO. Per debugging una catena, cumandamenti supplementari deve esse aghjuntu, perchè i dispositi chì ùn sò micca debuggati sò messi in u modu bypass.

Per dui processori in una catena, i seguenti sampu cumandimu hè eseguitu:

Questu permette a debugging di Target softcore Processor 1 mettendu Target softcore Processor 0 in u modu di bypass. Per debug u Target softcore Processor 0, u cumandimu seguente hè utilizatu:

Nota:  L'unica diferenza trà sti dui cunfigurazioni hè chì a fonte, chì chjama a cunfigurazione Microsemi RISCV file (microsemi-riscv.cfg) o vene prima, quandu debugging Target softcore Processor 0, o secondu, quandu debugging Target Softcore Processor 1. Per più di dui dispusitivi in ​​a catena, supplementari jtag newtaps hè aghjuntu. Per esample, s'ellu ci sò trè prucessori in una catena, allora u cumandamentu seguente hè utilizatu:

Figura 1-12. Esampu Sistema di Debug

Interfaccia

E sezioni seguenti discute l'infurmazioni relative à l'interfaccia.

Parametri di cunfigurazione

L'opzioni di cunfigurazione per CoreJTAGI debug sò descritti in a seguente tabella. Sè hè necessaria una cunfigurazione diversa da quella predefinita, aduprate a finestra di dialogu Cunfigurazione in SmartDesign per selezziunà i valori adatti per l'opzioni configurabili.
Tavula 2-1. CoreJTAGOpzioni di cunfigurazione di debug

Nome	Gamma valida	Default	Descrizzione
NUM_DEBUG_TGTS	1-16	1	U numeru di destinazioni di debug dispunibili via FlashPro (UJTAG_DEBUG = 0) hè 1-16. U numeru di destinazioni di debug dispunibili via GPIO (UJTAG_DEBUG = 1) hè 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG Codice IR, unu per target di debug. U valore specificatu deve esse unicu per questu target di debug. U controller di tunnel assuciatu à sta interfaccia di target di debug gestisce solu TDO è gestisce l'interfaccia di debug di target, quandu u cuntenutu di u registru IR currisponde à questu codice IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: L'output TGT_TRSTN_x hè cunnessu à una forma glubale di l'output URSTB attivu-bassu di l'UJTAG macro.1: L'output TGT_TRST hè cunnessu internamente à una forma globale inversa di l'output URSTB attivu-bassu di l'UJTAG macro. Una risorsa di routing glubale supplementaria hè cunsumata se stu parametru hè impostu à 1 per qualsiasi destinazione di debug.
UJTAG_BYPASS	0-1	0	0: Debug GPIO hè disattivatu, Debug hè dispunibule attraversu FlashPro Header o Embedded FlashPro5.1: GPIO Debug hè attivatu, Debug hè dispunibule attraversu un pin GPIO selezziunatu da l'utilizatore nantu à u bordu.Nota:  Quandu u Debugging hè fattu attraversu GPIO, u cumandimu di debug seguente hè eseguitu in l'opzioni di debug di SoftConsole: "—cumanda "set FPGA_TAP N"".
UJTAG_SEC_EN	0-1	0	0: UJTAG a macro hè selezziunata se UJTAG_BYPASS = 0. 1: UJTAGA macro _SEC hè selezziunata se UJTAG_BYPASS= 0.Nota:  Stu paràmetru s'applica solu à PolarFire. Vale à dì, FAMIGLIA = 26.

Descrizzione di signali
A seguente tavula elenca e descrizzioni di u signale per CoreJTAGDebug.
Table 2-2. Core JTAGDebug Signals I/O

Nome	Gamma valida	Default	Descrizzione
NUM_DEBUG_TGTS	1-16	1	U numeru di destinazioni di debug dispunibili via FlashPro (UJTAG_DEBUG = 0) hè 1-16. U numeru di destinazioni di debug dispunibili via GPIO (UJTAG_DEBUG = 1) hè 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG Codice IR, unu per target di debug. U valore specificatu deve esse unicu per questu target di debug. U controller di tunnel assuciatu à sta interfaccia di target di debug gestisce solu TDO è gestisce l'interfaccia di debug di target, quandu u cuntenutu di u registru IR currisponde à questu codice IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: L'output TGT_TRSTN_x hè cunnessu à una forma glubale di l'output URSTB attivu-bassu di l'UJTAG macro.1: L'output TGT_TRST hè cunnessu internamente à una forma globale inversa di l'output URSTB attivu-bassu di l'UJTAG macro. Una risorsa di routing glubale supplementaria hè cunsumata se stu parametru hè impostu à 1 per qualsiasi destinazione di debug.
UJTAG_BYPASS	0-1	0	0: Debug GPIO hè disattivatu, Debug hè dispunibule attraversu FlashPro Header o Embedded FlashPro5.1: GPIO Debug hè attivatu, Debug hè dispunibule attraversu un pin GPIO selezziunatu da l'utilizatore nantu à u bordu.Nota:  Quandu u Debugging hè fattu attraversu GPIO, u cumandimu di debug seguente hè eseguitu in l'opzioni di debug di SoftConsole: "—cumanda "set FPGA_TAP N"".
UJTAG_SEC_EN	0-1	0	0: UJTAG a macro hè selezziunata se UJTAG_BYPASS = 0. 1: UJTAGA macro _SEC hè selezziunata se UJTAG_BYPASS= 0.Nota:  Stu paràmetru s'applica solu à PolarFire. Vale à dì, FAMIGLIA = 26.

Note:

• Tutti i signali in a JTAG A lista di i porti TAP sopra deve esse prumossa à i porti di livellu superiore in SmartDesign.
• I porti SEC sò dispunibili solu quandu UJTAG_SEC_EN hè attivatu via CoreJTAGL'interfaccia grafica di cunfigurazione di Debug.
• Fate una attenzione particulare quandu cunnette l'entrata EN_SEC. Se EN_SEC hè prumuvutu à un portu di livellu superiore (pin d'entrata di u dispositivu), duvete accede à a Configurazione di i Stati I/O Durante J.TAG Sezzione di prugrammazione di Program Design in u flussu Libero è assicuratevi chì u Statu I/0 (Solu Output) per u portu EN_SEC sia impostu à 1.

Registrate Mappa è Descrizioni

Ùn ci sò micca registri per CoreJTAGDebug.

U flussu di u strumentu

E sezioni seguenti discute l'infurmazioni relative à u flussu di l'uttellu.

Licenza

Ùn hè micca necessariu una licenza per utilizà stu Core IP cù Libero SoC.

RTL
U codice RTL cumpletu hè furnitu per u core è i testbenches, chì permette à u core per esse instantiatu cù SmartDesign. A simulazione, a sintesi è u layout pò esse realizatu in Libero SoC.

SmartDesign
Un esample instantiated view di CoreJTAGU debug hè mostratu in a figura seguente. Per più infurmazioni nantu à l'usu di SmartDesign per istanziare è generà core, riferitevi à a Guida di l'utente Using DirectCore in Libero® SoC.
Figura 4-1. SmartDesign CoreJTAGIstanza di debug View aduprendu JTAG Intestazione

Figura 4-2. SmartDesign CoreJTAGDebug di l'istanza cù i pin GPIO

Cunfigurazione di CoreJTAGDebug in SmartDesign

U core hè cunfiguratu cù a GUI di cunfigurazione in SmartDesign. Un exampU file di a GUI hè mostratu in a figura seguente.
Figura 4-3. Cunfigurazione di CoreJTAGDebug in SmartDesign

Per PolarFire, UJTAG_SEC selezziuna l'UJTAGMacro _SEC invece di l'UJTAG macro quandu UJTAG_BYPASS hè disattivatu. Hè ignoratu per tutte l'altre famiglie.
U numeru di destinazioni di debug hè cunfigurabile finu à 16 destinazioni di debug, cù UJTAG_BYPASS disattivatu è finu à 4 obiettivi di debug, cù UJTAG_BYPASS attivatu.
UJTAG_BYPASS selezziuna a debugging via UJTAG è l'intestazione FlashPro, è u debugging per mezu di i pin GPIO.
U codice IR di destinazione hè a JTAG Codice IR datu à u target di debugging. Questu deve esse un valore unicu in l'intervallu specificatu in Table 2-1.

Flussi di simulazione

Un bancu di prova per l'utilizatori hè furnitu cù CoreJTAGDebug. Per eseguisce simulazioni:

1. Selezziunate u flussu di testbench di l'utilizatori in SmartDesign.
2. Cliccate Salvà è Generate in u pane Generate. Selezziunate u testbench di l'utilizatori da a GUI di Configurazione Core.

Quandu SmartDesign genera u prughjettu Libero, stalla u testbench di l'utilizatori files. Per eseguisce u testbench di l'utilizatori:

1. Definisce a radica di u disignu à CoreJTAGDebugging di l'instanziazione in u pannellu di a ghjerarchia di cuncepimentu Libero.
2. Cliccate Verify Pre-Synthesized Design > Simulate in a finestra Libero Design Flow. Questu principia ModelSim è corre automaticamente a simulazione.

Sintesi in Libero

Per eseguisce Synthesis:

1. Cliccate l'icona Synthesize in a finestra Libero SoC Design Flow per sintetizà u core. In alternativa, cliccate right-click l'opzione Synthesize in a finestra di Design Flow, è selezziunate Open Interactively. A finestra di Sintesi mostra u prughjettu Synplify®.
2. Cliccate l'icona Run.
   Nota: Per RTG4, ci hè un avvisu mitigatu di l'avvenimentu transitoriu (SET), chì pò esse ignoratu postu chì sta IP hè solu aduprata per scopi di sviluppu è ùn hè micca esse aduprata in un ambiente di radiazione.

Place-et-itinéraire à Libero

Una volta a Sintesi hè finita, cliccate nantu à l'icona Place and Route in Libero SoC per inizià u prucessu di piazzamentu.

Programmazione di u dispusitivu

Sè a funzione UJAG_SEC hè aduprata è EN_SEC hè prumuvutu à un portu di livellu superiore (pin d'entrata di u dispusitivu), duvete accede à a Configurazione di i Stati I/O Durante J.TAG Sezzione di prugrammazione di Program Design in u flussu Libero è assicuratevi chì u Statu I/0 (Solu Output) per u portu EN_SEC sia impostu à 1.

Questa cunfigurazione hè necessaria per mantene l'accessu à u JTAG portu per a riprogrammazione di u dispusitivu, perchè u valore definitu di u Boundary Scan Register (BSR) hà a priorità nantu à qualsiasi livellu logicu esternu nantu à EN_SEC durante a riprogrammazione.

Integrazione di u sistema

I seguenti sezzioni discute l'infurmazioni relative à l'integrazione di u sistema.

Cuncepimentu di Livellu di Sistema per IGLOO2/RTG4

A figura seguente mostra i requisiti di cuncepimentu per eseguisce JTAG debugging di un processore softcore, situatu in u fabric da SoftConsole à u JTAG interfaccia per i dispositivi IGLOO2 è RTG4.
Figura 5-1. RTG4/IGLOO2 JTAG Cuncepimentu di Debug

Cuncepimentu di Livellu di Sistema per SmartFusion2

A figura seguente mostra i requisiti di cuncepimentu per eseguisce JTAG debugging di un processore softcore, situatu in fabric da SoftConsole à JTAG interfaccia per i dispositivi SmartFusion2.
Figura 5-2. SmartFusion2 JTAG Cuncepimentu di Debug

UJTAG_SEC

Per a famiglia di dispositivi PolarFire, sta versione permette à l'utente di sceglie trà UJTAG è UJTAG_SEC, l'UJTAGU parametru _SEC_EN in l'interfaccia grafica serà utilizatu per selezziunà quellu chì hè desideratu.

A figura seguente mostra un diagramma simplice chì rapprisenta l'interfacce fisiche di UJTAG/UJTAG_SEC in PolarFire.

Figura 5-3. PolarFire UJTAGMacro _SEC

Limitazioni di Design

I disinni cù CoreJTAGU debug richiede chì l'applicazione rispetti i vincoli, in u flussu di cuncepimentu, per permette l'usu di l'analisi di timing nantu à u duminiu di l'orologio TCK.

Per aghjunghje i limiti:

1. Se u flussu Enhanced Constraint in Libero v11.7 o superiore hè utilizatu, fate un doppiu clicu in Constraints > Manage Constraints in a finestra DesignFlow è cliccate nantu à a tabulazione Timing.
2. In a tabulazione Timing di a finestra di Constraint Manager, cliccate New per creà un novu SDC file, è nome u file. E restrizioni di Design includenu e restrizioni di fonte di clock chì ponu esse inserite in questu SDC in biancu file.
3. Se u Classic Constraint flussi in Libero v11.7 o superiore hè utilizatu, cliccate right-click Create Constraints > Timing Constraint, in a finestra Design Flow, è dopu cliccate Crea New Constraint. Crea una nova SDC file. I limiti di u disignu includenu e restrizioni di fonte di u clock, chì sò inseriti in questu SDC in biancu file.
4. Calculate u periodu TCK è a mità di u periodu. TCK hè stabilitu à 6 MHz quandu u debugging hè fattu cù FlashPro, è hè stabilitu à una frequenza massima di 30 MHz quandu u debugging hè supportatu da FlashPro5. Dopu avè finitu stu passu, inserite e seguenti limitazioni in u SDC file:
   create_clock -name { TCK } \
   • periodu TCK_PERIOD \
   • forma d'onda { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Per esempiuample, i seguenti limitazioni sò applicati per un disignu chì usa una freccia TCK di 6 MHz.
     create_clock -name { TCK } \
   • periodu 166.67 \
   • forma d'onda { 0 83.33 } \ [ get_ports { TCK } ]
5. Associà tutte e restrizioni files cù a Sintesi, Place-and-Route, and Timing Verification stages in u Gestore di Vincoli > Tabulazione Timing. Questu hè cumpletu da selezziunate e caselle di verificazione cunnesse per u SDC files in quale sò state inserite e restrizioni

Storia di rivisione

Nome di u portu	Larghezza	Direzzione	Descrizzione
JTAG Porti TAP
TDI	1	Input	Dati di prova in. Input di dati seriali da TAP.
TCK	1	Input	Test Clock. Surghjente di clock per tutti l'elementi sequenziali in CoreJTAGDebug.
TMS	1	Input	Selezzione di u Modu di Test.
TDO	1	Output	Dati di prova fora. Emissione di dati seriali à TAP.
TRSTB	1	Input	Test Reset. Ingressu attivu di reset bassu da TAP.
JTAG Porti Target X
TGT_TDO_x	1	Input	Testa i dati da u debug target x à u TAP. Cunnette à u portu TDO di destinazione.
TGT_TCK_x	1	Output	Pruvà l'output di u clock per debugà u target x. TCK hè prumuvutu à una rete glubale à bassa asimmetria internamente in CoreJ.TAGDebug.
TGT_TRST_x	1	Output	Reset di a prova Active-High. Solu usatu quandu TGT_ACTIVE_HIGH_RESET_x = 1
TGT_TRSTN_x	1	Output	Reset di a prova attiva-bassa. Solu usatu quandu TGT_ACTIVE_HIGH_RESET_x = 0
TGT_TMS_x	1	Output	Modu di prova Selezziunate u output per debug target x.
TGT_TDI_x	1	Output	Dati di prova in. Input di dati seriali da u debug target x.
UJTAG_BYPASS_TCK_x	1	Input	Test Clock input per debug target x da pin GPIO.
UJTAG_BYPASS_TMS_x	1	Input	Modu di prova Selezziunate per debug target x da pin GPIO.
UJTAG_BYPASS_TDI_x	1	Input	Test Data In, Dati seriali per debug target x da pin GPIO.
UJTAG_BYPASS_TRSTB_x	1	Input	Test Reset. Resetta l'input per debug target x da pin GPIO.
UJTAG_BYPASS_TDO_x	1	Output	Test Data Out, Dati seriali da debug target x da pin GPIO.
Porti SEC
EN_SEC	1	Input	Permette a Sicurezza. Permette à u disignu di l'utilizatore per annullà l'input TDI esternu è TRSTB à u TAP.Prudenza: Pigliate una cura particulare quandu cunnette stu portu. Vede a nota sottu è Programmazione Dispositivu per più dettagli.
TDI_SEC	1	Input	TDI Security override. Ignora l'input TDI esternu à u TAP quandu EN_SEC hè HIGH.
TRSTB_SEC	1	Input	TRSTB Override di sicurezza. Ignora l'input TRSTB esternu à u TAP quandu SEC_EN hè HIGH.
UTRSTB	1	Output	Test Reset Monitor
UTMS	1	Output	Modu di prova Selezzione Monitor

U Microchip Websitu

Microchip furnisce supportu in linea via u nostru websitu à www.microchip.com/. Questu website hè usatu per fà files è l'infurmazioni facilmente dispunibili à i clienti. Alcune di u cuntenutu dispunibule include:

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• Assistenza tecnica generale - Domande frequenti (FAQ), richieste di supportu tecnicu, gruppi di discussione in linea, lista di membri di u prugramma di partenarii di design Microchip
• Affari di Microchip - Selettore di prudutti è guide d'ordine, ultimi comunicati di stampa Microchip, lista di seminarii è avvenimenti, liste di uffizii di vendita di Microchip, distributori è rapprisentanti di fabbrica

Serviziu di Notificazione di Cambiamentu di Produttu

U serviziu di notificazione di cambiamentu di produttu di Microchip aiuta à mantene i clienti attuali nantu à i prudutti Microchip. L'abbonati riceveranu una notificazione per e-mail ogni volta chì ci sò cambiamenti, aghjurnamenti, rivisioni o errata in relazione à una famiglia di prudutti specifica o strumentu di sviluppu d'interessu.

Per registrà, andate à www.microchip.com/pcn è seguitate l'istruzzioni di registrazione Assistenza Clienti  L'utilizatori di i prudutti Microchip ponu riceve assistenza attraversu parechji canali:

• Distributore o Rappresentante
• Uffiziu di Vendita Locale
• Assistenza tecnica di Embedded Solutions Engineer (ESE) I clienti anu da cuntattà u so distributore, rappresentante o ESE per supportu. L'uffizii di vendita lucali sò ancu dispunibili per aiutà i clienti. Una lista di l'uffizii di vendita è i lochi hè inclusa in stu documentu.

U supportu tecnicu hè dispunibule attraversu u websitu à: www.microchip.com/support

Funzione di prutezzione di codice di i dispositi Microchip

Nota i seguenti dettagli di a funzione di prutezzione di codice in i dispositi Microchip:

• I prudutti Microchip rispondenu à e specificazioni cuntenute in a so specifica Scheda di Dati Microchip.
• Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in a manera prevista è in cundizioni normali.
• Ci sò metudi disonesti è possibbilmente illegali chì sò usati in tentativi di violazione di e funzioni di prutezzione di codice di i dispositi Microchip. Cridemu chì questi metudi richiedenu l'usu di i prudutti Microchip in una manera fora di e specificazioni operative contenute in e Schede di Dati di Microchip. I tentativi di violazione di queste funzioni di prutezzione di codice, assai prubabilmente, ùn ponu esse realizati senza violazione di i diritti di pruprietà intellettuale di Microchip.
• Microchip hè dispostu à travaglià cù qualsiasi cliente chì hè preoccupatu per l'integrità di u so codice.
• Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "infrangibile". A prutezzione di u codice hè in constante evoluzione. Noi di Microchip ci impegnamu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti. I tentativi di rompe a funzione di prutezzione di u codice di Microchip pò esse una violazione di u Digital Millennium Copyright Act. Se tali atti permettenu l'accessu micca autorizatu à u vostru software o à l'altri travaglii protetti da copyright, pudete avè u dirittu di dumandà un sollievu sottu quellu Attu.

Avvisu Legale

L'infurmazione cuntenuta in sta publicazione hè furnita per u solu scopu di cuncepisce è aduprà i prudutti Microchip. L'infurmazioni riguardanti l'applicazioni di u dispositivu è simili sò furnite solu per a vostra comodità è ponu esse rimpiazzate da l'aghjurnamenti. Hè a vostra rispunsabilità per assicurà chì a vostra applicazione risponde à e vostre specificazioni.
QUESTA INFORMAZIONE hè furnita da u microchip "AS IS". MICROCHIP NON FAI REPRESENTAZIONI
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Documenti / Risorse

Microchip Technology CoreJTAGDebug Processors [pdfGuida di l'utente Core JTAGProcessori di debug, CoreJTAGDebug, Processori

Referenze

• Manuale d'usu