माइक्रोचिप प्रौद्योगिकी CoreJTAGडिबग प्रोसेसर उपयोगकर्ता गाइड

कोर जेTAG डिबग v4.0 ज्वाइंट टेस्ट एक्शन ग्रुप (जे) के कनेक्शन की सुविधा प्रदान करता हैTAG) जे के अनुकूल सॉफ्ट कोर प्रोसेसरTAG डिबगिंग के लिए TAP या सामान्य प्रयोजन इनपुट/आउटपुट (GPIO) पिन। यह आईपी कोर एक डिवाइस के भीतर अधिकतम 16 सॉफ्ट कोर प्रोसेसर की डिबगिंग की सुविधा प्रदान करता है, और GPIO पर चार अलग-अलग डिवाइसों पर प्रोसेसर की डिबगिंग के लिए समर्थन भी प्रदान करता है।

विशेषताएँ

कोर जेTAGडिबग में निम्नलिखित प्रमुख विशेषताएं हैं:

कपड़े को जे तक पहुंच प्रदान करता हैTAG जे के माध्यम से इंटरफ़ेसTAG नल टोटी।

कपड़े को जे तक पहुंच प्रदान करता हैTAG GPIO पिन के माध्यम से इंटरफ़ेस।
जे के लिए आईआर कोड समर्थन कॉन्फ़िगर करता हैTAG सुरंग बनाना।

जे के माध्यम से कई उपकरणों को जोड़ने का समर्थन करता हैTAG नल टोटी।
मल्टी-प्रोसेसर डिबगिंग का समर्थन करता है।

कम-तिरछा रूटिंग संसाधनों के लिए अलग घड़ी और रीसेट सिग्नल को बढ़ावा देता है।
सक्रिय-निम्न और सक्रिय-उच्च लक्ष्य रीसेटिंग दोनों का समर्थन करता है।

जे का समर्थन करता हैTAG सुरक्षा मॉनिटर इंटरफ़ेस (UJTAG_SEC) पोलरफ़ायर उपकरणों के लिए।

कोर संस्करण
यह दस्तावेज़ CoreJ पर लागू होता हैTAGडिबग v4.0

समर्थित परिवार

पोलरफायर®

RTG4™
इग्लू® 2

स्मार्टफ्यूजन® 2
स्मार्टफ्यूजन

ProASIC3/3E/3L
इग्लू

इग्लू/+

डिवाइस का उपयोग और प्रदर्शन

समर्थित डिवाइस परिवारों के लिए उपयोग और प्रदर्शन डेटा निम्न तालिका में सूचीबद्ध है। इस तालिका में सूचीबद्ध डेटा केवल सांकेतिक है। कोर का समग्र उपकरण उपयोग और प्रदर्शन सिस्टम पर निर्भर है।
तालिका 1. डिवाइस का उपयोग और प्रदर्शन

परिवार	टाइल्स अनुक्रमिक	मिश्रित	कुल	उपयोग उपकरण	कुल %	प्रदर्शन (मेगाहर्ट्ज)
ध्रुवीय आग	17	116	299554	एमपीएफ300टीएस	0.04	111.111
आरटीजी4	19	121	151824	आरटी4जी150	0.09	50
स्मार्टफ्यूजन2	17	120	56340	एम2एस050	0.24	69.47
इग्लू2	17	120	56340	एम2जीएल050	0.24	68.76
स्मार्टफ्यूजन	17	151	4608	A2F200M3F	3.65	63.53
इग्लू	17	172	3072	एएफएल125वी5	6.15	69.34
ProASIC3	17	157	13824	ए 3 पी 600	1.26	50

टिप्पणी: इस तालिका में डेटा -1 भागों पर विशिष्ट संश्लेषण और लेआउट सेटिंग्स के साथ वेरिलॉग आरटीएल का उपयोग करके प्राप्त किया गया था। शीर्ष-स्तरीय पैरामीटर या जेनरिक को डिफ़ॉल्ट सेटिंग्स पर छोड़ दिया गया था।

कार्यात्मक विवरण

कोर जेTAGडीबग यूजे का उपयोग करता हैTAG जे तक पहुंच प्रदान करने के लिए हार्ड मैक्रोTAG FPGA फैब्रिक से इंटरफ़ेस। यू जेTAG हार्ड मैक्रो फैब्रिक से एमएसएस या एएसआईसी टैप नियंत्रक के आउटपुट से कनेक्ट करने की सुविधा प्रदान करता है। यूजे का केवल एक उदाहरणTAG फैब्रिक में मैक्रो की अनुमति है।
चित्र 1-1. कोर जेTAGडीबग ब्लॉक आरेख

कोर जेTAGडीबग में uj_j का इंस्टेंटेशन शामिल हैtag सुरंग नियंत्रक, जो एक जे लागू करता हैTAG जे की सुविधा के लिए सुरंग नियंत्रकTAG फ्लैशप्रो प्रोग्रामर और लक्ष्य सॉफ्टकोर प्रोसेसर के बीच सुरंग बनाना। सॉफ़्टकोर प्रोसेसर समर्पित FPGA के J के माध्यम से जुड़ा हुआ हैTAG इंटरफ़ेस पिन. जे से आईआर स्कैनTAG इंटरफ़ेस FPGA फैब्रिक में पहुंच योग्य नहीं है। इसलिए, डिबग लक्ष्य तक आईआर और डीआर स्कैन की सुविधा के लिए सुरंग प्रोटोकॉल की आवश्यकता होती है, जो उद्योग मानक जे का समर्थन करता हैTAG इंटरफेस। सुरंग नियंत्रक डीआर स्कैन के रूप में स्थानांतरित सुरंग पैकेट को डीकोड करता है और सुरंग पैकेट की सामग्री और यूआईआरईजी के माध्यम से प्रदान किए गए आईआर रजिस्टर की सामग्री के आधार पर परिणामी आईआर या डीआर स्कैन उत्पन्न करता है। जब आईआर रजिस्टर की सामग्री उसके आईआर कोड से मेल खाती है, तो सुरंग नियंत्रक सुरंग पैकेट को भी डिकोड करता है।

चित्र 1-2. सुरंग पैकेट प्रोटोकॉल

एक कॉन्फ़िगरेशन पैरामीटर सुरंग नियंत्रक द्वारा उपयोग किए जाने वाले आईआर कोड का कॉन्फ़िगरेशन प्रदान करता है। एक ही डिज़ाइन के अंदर एकाधिक सॉफ़्टकोर प्रोसेसर की डिबगिंग की सुविधा के लिए, तत्काल सुरंग नियंत्रकों की संख्या 1-16 से कॉन्फ़िगर करने योग्य है, जो जे प्रदान करती हैTAG प्रत्येक लक्ष्य प्रोसेसर के अनुरूप इंटरफ़ेस। ये लक्ष्य प्रोसेसर प्रत्येक इंस्टेंटेशन समय पर सेट किए गए एक अद्वितीय आईआर कोड के माध्यम से संबोधित किए जा सकते हैं।

प्रत्येक लक्ष्य प्रोसेसर डिबग इंटरफ़ेस की TGT_TCK लाइन पर एक CLKINT या BFR बफर इंस्टेंट किया जाता है।

यूजे से यूआरएसटीबी लाइनTAG मैक्रो (TRSTB) को CoreJ के भीतर एक वैश्विक संसाधन में पदोन्नत किया गया हैTAGडीबग करें। CoreJ के भीतर TGT_TRST लाइन पर एक वैकल्पिक इन्वर्टर रखा गया हैTAGडिबग लक्ष्य से कनेक्शन के लिए डिबग करें, जिसके बाद सक्रिय-उच्च रीसेट स्रोत से कनेक्ट होने की उम्मीद की जाती है। इसे तब कॉन्फ़िगर किया जाता है जब यह मान लिया जाता है कि जे से आने वाला टीआरएसटीबी सिग्नल हैTAG टीएपी सक्रिय कम है. यदि इस कॉन्फ़िगरेशन के लिए एक या अधिक डिबग लक्ष्य की आवश्यकता होती है, तो एक अतिरिक्त वैश्विक रूटिंग संसाधन का उपभोग किया जाएगा।

यूजे से यूआरएसटीबी लाइनTAG मैक्रो (TRSTB) को CoreJ के भीतर एक वैश्विक संसाधन में पदोन्नत किया गया हैTAGडीबग करें। CoreJ के भीतर TGT_TRST लाइन पर एक वैकल्पिक इन्वर्टर रखा गया हैTAGडिबग लक्ष्य से कनेक्शन के लिए डिबग करें, जिसके बाद सक्रिय-उच्च रीसेट स्रोत से कनेक्ट होने की उम्मीद की जाती है। इसे तब कॉन्फ़िगर किया जाता है जब यह मान लिया जाता है कि जे से आने वाला टीआरएसटीबी सिग्नल हैTAG टीएपी सक्रिय कम है. TGT_TRSTN डिबग लक्ष्य के लिए डिफ़ॉल्ट सक्रिय निम्न आउटपुट है। यदि इस कॉन्फ़िगरेशन के लिए एक या अधिक डिबग लक्ष्य की आवश्यकता होती है, तो एक अतिरिक्त वैश्विक रूटिंग संसाधन का उपभोग किया जाएगा।

चित्र 1-3. कोर जेTAGडीबग सीरियल डेटा और क्लॉकिंग

डिवाइस चेनिंग

विशिष्ट विकास बोर्ड या परिवार के लिए FPGA प्रोग्रामिंग उपयोगकर्ता मार्गदर्शिकाएँ देखें। प्रत्येक विकास बोर्ड अलग-अलग वॉल्यूम पर काम कर सकता हैtagतों, और आप यह सत्यापित करना चुन सकते हैं कि क्या यह उनके विकास प्लेटफार्मों के साथ संभव है। इसके अलावा, यदि आप एकाधिक विकास बोर्डों का उपयोग कर रहे हैं, तो सुनिश्चित करें कि वे एक समान आधार साझा करें।

फ़्लैशप्रो हैडर के माध्यम से
फ्लैशप्रो हेडर का उपयोग करके फैब्रिक में कई उपकरणों की चेनिंग का समर्थन करने के लिए, uj_j के कई उदाहरणtag ज़रूरत है। कोर का यह संस्करण uj_j को मैन्युअल रूप से इंस्टेंट करने की आवश्यकता के बिना अधिकतम 16 कोर तक पहुंच प्रदान करता हैtag. प्रत्येक कोर में एक अद्वितीय आईआर कोड (0x55 से 0x64 तक) होता है जो आईडी कोड से मेल खाने वाले विशिष्ट कोर तक पहुंच प्रदान करेगा।

चित्र 1-4. एक ही डिवाइस में एकाधिक प्रोसेसर, एक ही डिवाइस

CoreJ का उपयोग करने के लिएTAGएकाधिक डिवाइसों में डीबग करें, किसी एक डिवाइस को मास्टर बनने की आवश्यकता है। इस डिवाइस में CoreJ शामिल हैTAGडिबग कोर. फिर प्रत्येक प्रोसेसर को इस प्रकार जोड़ा जाता है:
चित्र 1-5. दो डिवाइसों में एकाधिक प्रोसेसर

किसी अन्य बोर्ड पर कोर को डीबग करने के लिए, जेTAG CoreJ से संकेतTAGस्मार्टडिज़ाइन में डिबग को शीर्ष-स्तरीय पिनों में प्रचारित किया जाता है। फिर इन्हें जे से जोड़ दिया जाता हैTAG प्रोसेसर पर सीधे सिग्नल।
टिप्पणी: एक कोर जेTAGदूसरे बोर्ड डिज़ाइन में डिबग वैकल्पिक है, ध्यान दें कि UJ_JTAG दूसरे बोर्ड डिज़ाइन में मैक्रो और फ़्लैशप्रो हेडर का उपयोग नहीं किया गया है।

SoftConsole में डिबगिंग के लिए एक प्रोसेसर का चयन करने के लिए, डिबग कॉन्फ़िगरेशन पर क्लिक करें और फिर डिबगर टैब पर क्लिक करें।

निम्नलिखित छवि में दिखाया गया आदेश निष्पादित किया गया है।

चित्र 1-6. डिबगर कॉन्फ़िगरेशन UJ_JTAG_IRCODE

UJ_JTAG_IRCODE को इस आधार पर बदला जा सकता है कि आप किस प्रोसेसर को डीबग कर रहे हैं। पूर्व के लिएampले: डिवाइस 0 में एक प्रोसेसर को डीबग करने के लिए, UJ_JTAG_IRCODE को 0x55 या 0x56 पर सेट किया जा सकता है।

जीपीआईओ के माध्यम से
GPIO पर डिबग करने के लिए, पैरामीटर UJTAG _BYPASS चयनित है. एक और चार कोर को GPIO हेडर या पिन पर डीबग किया जा सकता है। SoftConsole v5.3 या उच्चतर से GPIO का उपयोग करके डिबग सत्र चलाने के लिए, डिबग कॉन्फ़िगरेशन को निम्नानुसार सेट किया जाना चाहिए:
चित्र 1-7. डिबगर कॉन्फ़िगरेशन GPIO

टिप्पणी: यदि आप GPIO पर डिबग कर रहे हैं, तो आप डेवलपमेंट बोर्ड पर फ्लैशप्रो हेडर या एंबेडेड फ्लैशप्रो5 के माध्यम से प्रोसेसर को समवर्ती रूप से डीबग नहीं कर सकते हैं। पूर्व के लिएampले: फ्लैशप्रो हेडर या एंबेडेड फ्लैशप्रो5 आइडेंटीफाई या स्मार्टडीबग का उपयोग करके डिबग की सुविधा के लिए उपलब्ध हैं।
चित्र 1-8. GPIO पिन पर डिबगिंग

GPIO पिन के माध्यम से डिवाइस चेनिंग
GPIO, UJ के माध्यम से कई उपकरणों की चेनिंग का समर्थन करने के लिएTAG_BYPASS पैरामीटर का चयन करना आवश्यक है. फिर टीसीके, टीएमएस और टीआरएसटीबी सिग्नल को शीर्ष-स्तरीय पोर्ट पर बढ़ावा दिया जा सकता है। सभी लक्ष्य प्रोसेसर में TCK, TMS और TRSTb होते हैं। इन्हें नीचे नहीं दिखाया गया है.
चित्र 1-9. GPIO पिन के माध्यम से डिवाइस चेनिंग

एक बुनियादी जे मेंTAG श्रृंखला, एक प्रोसेसर का टीडीओ दूसरे प्रोसेसर के टीडीआई से जुड़ता है, और यह तब तक जारी रहता है जब तक कि सभी प्रोसेसर इस तरीके से श्रृंखलाबद्ध न हो जाएं। पहले प्रोसेसर का TDI और अंतिम प्रोसेसर का TDO J से जुड़ता हैTAG प्रोग्रामर सभी प्रोसेसरों को श्रृंखलाबद्ध करता है। जेTAG प्रोसेसर से सिग्नल CoreJ पर भेजे जाते हैंTAGडीबग करें, जहां उन्हें जंजीर से बांधा जा सके। यदि कई डिवाइसों में चेनिंग पूरी हो जाती है, तो CoreJ वाला डिवाइसTAGडिबग मास्टर डिवाइस बन जाता है।

GPIO डिबग परिदृश्य में, जहां प्रत्येक प्रोसेसर के लिए एक IR कोड आवंटित नहीं किया जाता है, एक संशोधित OpenOCD स्क्रिप्ट का उपयोग यह चुनने के लिए किया जाता है कि किस डिवाइस को डीबग किया जा रहा है। एक ओपनओसीडी स्क्रिप्ट को यह चुनने के लिए संशोधित किया गया है कि कौन सा डिवाइस डीबग किया गया है। Mi-V डिज़ाइन के लिए, file SoftConsole इंस्टॉल स्थान में openocd/scripts/board/microsemi-riscv.cfg के अंतर्गत पाया जाता है। अन्य प्रोसेसर के लिए, files उसी openocd स्थान पर पाए जाते हैं।
टिप्पणी: यदि डीबग कॉन्फ़िगरेशन विकल्पों को भी अद्यतन करने की आवश्यकता है file नाम बदला गया है

चित्र 1-10. डिबग कॉन्फ़िगरेशन

उपयोगकर्ता नाम-riscv-gpio-चेन.cfg खोलें, निम्नलिखित एक पूर्व हैampक्या देखा जाना चाहिए के बारे में:

चित्र 1-11. एमआईवी कॉन्फ़िगरेशन File

निम्नलिखित सेटिंग्स GPIO पर एकल डिवाइस डिबगिंग के लिए काम करती हैं। किसी श्रृंखला को डीबग करने के लिए, अतिरिक्त कमांड जोड़ने की आवश्यकता होती है, ताकि जो डिवाइस डीबग नहीं हुए हैं उन्हें बाईपास मोड में डाल दिया जाए।

एक श्रृंखला में दो प्रोसेसर के लिए, निम्नलिखित एसampले कमांड निष्पादित किया गया है:

यह टारगेट सॉफ्टकोर प्रोसेसर 1 को बाईपास मोड में डालकर टारगेट सॉफ्टकोर प्रोसेसर 0 की डिबगिंग की अनुमति देता है। लक्ष्य सॉफ़्टकोर प्रोसेसर 0 को डीबग करने के लिए, निम्न कमांड का उपयोग किया जाता है:

टिप्पणी: इन दोनों कॉन्फ़िगरेशन के बीच एकमात्र अंतर यह है कि स्रोत, जो माइक्रोसेमी आरआईएससीवी कॉन्फ़िगरेशन को कॉल कर रहा है file (microsemi-riscv.cfg) टारगेट सॉफ्टकोर प्रोसेसर 0 को डीबग करते समय या तो पहले आता है, या टारगेट सॉफ्टकोर प्रोसेसर 1 को डीबग करते समय दूसरे स्थान पर आता है। श्रृंखला में दो से अधिक उपकरणों के लिए, अतिरिक्त जेtag न्यूटैप्स जोड़ा गया है। पूर्व के लिएampले, यदि एक श्रृंखला में तीन प्रोसेसर हैं, तो निम्न कमांड का उपयोग किया जाता है:

चित्र 1-12। भूतपूर्वampले डिबग सिस्टम

इंटरफ़ेस

निम्नलिखित अनुभाग इंटरफ़ेस से संबंधित जानकारी पर चर्चा करते हैं।

कॉन्फ़िगरेशन पैरामीटर

CoreJ के लिए कॉन्फ़िगरेशन विकल्पTAGडिबग का वर्णन निम्न तालिका में किया गया है। यदि डिफ़ॉल्ट के अलावा किसी अन्य कॉन्फ़िगरेशन की आवश्यकता है, तो कॉन्फ़िगर करने योग्य विकल्पों के लिए उपयुक्त मानों का चयन करने के लिए स्मार्टडिज़ाइन में कॉन्फ़िगरेशन संवाद बॉक्स का उपयोग करें।
तालिका 2-1. कोर जेTAGडिबग कॉन्फ़िगरेशन विकल्प

नाम	मान्य रेंज	गलती करना	विवरण
NUM_DEBUG_TGTS	1-16	1	फ्लैशप्रो (यूजे) के माध्यम से उपलब्ध डिबग लक्ष्यों की संख्याTAG_DEBUG = 0) 1-16 है। GPIO के माध्यम से उपलब्ध डिबग लक्ष्यों की संख्या (UJTAG_DEBUG = 1) 1-4 है।
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG आईआर कोड, प्रति डिबग लक्ष्य एक। निर्दिष्ट मान इस डिबग लक्ष्य के लिए अद्वितीय होना चाहिए। इस डिबग लक्ष्य इंटरफ़ेस से जुड़ा सुरंग नियंत्रक केवल टीडीओ को चलाता है और लक्ष्य डिबग इंटरफ़ेस को चलाता है, जब आईआर रजिस्टर की सामग्री इस आईआर कोड से मेल खाती है।
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x आउटपुट UJ के सक्रिय-निम्न URSTB आउटपुट के वैश्विक रूप से जुड़ा हैTAG मैक्रो.1: TGT_TRST आउटपुट आंतरिक रूप से UJ के सक्रिय-निम्न URSTB आउटपुट के वैश्विक उल्टे रूप से जुड़ा हुआ हैTAG मैक्रो. यदि किसी डिबग लक्ष्य के लिए यह पैरामीटर 1 पर सेट है तो एक अतिरिक्त वैश्विक रूटिंग संसाधन का उपभोग किया जाता है।
UJTAG_उपमार्ग	0-1	0	0: GPIO डिबग अक्षम है, डिबग फ्लैशप्रो हेडर या एंबेडेड फ्लैशप्रो5.1 के माध्यम से उपलब्ध है: GPIO डिबग सक्षम है, डिबग बोर्ड पर उपयोगकर्ता द्वारा चयनित GPIO पिन के माध्यम से उपलब्ध है।टिप्पणी: जब डिबगिंग GPIO के माध्यम से की जाती है, तो निम्नलिखित डिबग कमांड को सॉफ्टकंसोल डिबग विकल्पों में निष्पादित किया जाता है: "-कमांड "सेट FPGA_TAP N""।
UJTAG_SEC_EN	0-1	0	0: यूजेTAG यदि UJ हो तो मैक्रो का चयन किया जाता हैTAG_बाईपास = 0. 1: यूजेTAG_SEC मैक्रो का चयन किया जाता है यदि UJTAG_बाईपास= 0.टिप्पणी: यह पैरामीटर केवल पोलरफायर पर लागू होता है। अर्थात परिवार = 26.

सिग्नल विवरण
निम्न तालिका CoreJ के लिए सिग्नल विवरण सूचीबद्ध करती हैTAGडीबग करें.
तालिका 2-2. कोर जेTAGडीबग I/O सिग्नल

नाम	मान्य रेंज	गलती करना	विवरण
NUM_DEBUG_TGTS	1-16	1	फ्लैशप्रो (यूजे) के माध्यम से उपलब्ध डिबग लक्ष्यों की संख्याTAG_DEBUG = 0) 1-16 है। GPIO के माध्यम से उपलब्ध डिबग लक्ष्यों की संख्या (UJTAG_DEBUG = 1) 1-4 है।
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG आईआर कोड, प्रति डिबग लक्ष्य एक। निर्दिष्ट मान इस डिबग लक्ष्य के लिए अद्वितीय होना चाहिए। इस डिबग लक्ष्य इंटरफ़ेस से जुड़ा सुरंग नियंत्रक केवल टीडीओ को चलाता है और लक्ष्य डिबग इंटरफ़ेस को चलाता है, जब आईआर रजिस्टर की सामग्री इस आईआर कोड से मेल खाती है।
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x आउटपुट UJ के सक्रिय-निम्न URSTB आउटपुट के वैश्विक रूप से जुड़ा हैTAG मैक्रो.1: TGT_TRST आउटपुट आंतरिक रूप से UJ के सक्रिय-निम्न URSTB आउटपुट के वैश्विक उल्टे रूप से जुड़ा हुआ हैTAG मैक्रो. यदि किसी डिबग लक्ष्य के लिए यह पैरामीटर 1 पर सेट है तो एक अतिरिक्त वैश्विक रूटिंग संसाधन का उपभोग किया जाता है।
UJTAG_उपमार्ग	0-1	0	0: GPIO डिबग अक्षम है, डिबग फ्लैशप्रो हेडर या एंबेडेड फ्लैशप्रो5.1 के माध्यम से उपलब्ध है: GPIO डिबग सक्षम है, डिबग बोर्ड पर उपयोगकर्ता द्वारा चयनित GPIO पिन के माध्यम से उपलब्ध है।टिप्पणी: जब डिबगिंग GPIO के माध्यम से की जाती है, तो निम्नलिखित डिबग कमांड को सॉफ्टकंसोल डिबग विकल्पों में निष्पादित किया जाता है: "-कमांड "सेट FPGA_TAP N""।
UJTAG_SEC_EN	0-1	0	0: यूजेTAG यदि UJ हो तो मैक्रो का चयन किया जाता हैTAG_बाईपास = 0. 1: यूजेTAG_SEC मैक्रो का चयन किया जाता है यदि UJTAG_बाईपास= 0.टिप्पणी: यह पैरामीटर केवल पोलरफायर पर लागू होता है। अर्थात परिवार = 26.

टिप्पणियाँ:

जे में सभी सिग्नलTAG उपरोक्त TAP पोर्ट सूची को स्मार्टडिज़ाइन में शीर्ष-स्तरीय पोर्ट पर प्रचारित किया जाना चाहिए।
एसईसी पोर्ट केवल तभी उपलब्ध होते हैं जब यू.जेTAG_SEC_EN CoreJ के माध्यम से सक्षम हैTAGडीबग का कॉन्फ़िगरेशन GUI.
EN_SEC इनपुट कनेक्ट करते समय विशेष सावधानी बरतें। यदि EN_SEC को शीर्ष-स्तरीय पोर्ट (डिवाइस इनपुट पिन) पर पदोन्नत किया गया है, तो आपको J के दौरान कॉन्फिगर I/O स्टेट्स तक पहुंचना होगाTAG लिबरो प्रवाह में प्रोग्राम डिज़ाइन का प्रोग्रामिंग अनुभाग और सुनिश्चित करें कि EN_SEC पोर्ट के लिए I/0 स्थिति (केवल आउटपुट) 1 पर सेट है।

मानचित्र और विवरण पंजीकृत करें

CoreJ के लिए कोई रजिस्टर नहीं हैंTAGडीबग करें.

उपकरण प्रवाह

निम्नलिखित अनुभाग उपकरण प्रवाह संबंधी जानकारी पर चर्चा करते हैं।

लाइसेंस

लिबरो एसओसी के साथ इस आईपी कोर का उपयोग करने के लिए लाइसेंस की आवश्यकता नहीं है।

आरटीएल
कोर और टेस्टबेंच के लिए पूर्ण आरटीएल कोड प्रदान किया गया है, जिससे कोर को स्मार्टडिज़ाइन के साथ त्वरित किया जा सकता है। लिबरो एसओसी के भीतर सिमुलेशन, संश्लेषण और लेआउट का प्रदर्शन किया जा सकता है।

स्मार्टडिज़ाइन
एक पूर्वampले त्वरित view CoreJ काTAGडिबग को निम्नलिखित चित्र में दिखाया गया है। कोर को चालू करने और उत्पन्न करने के लिए स्मार्टडिज़ाइन का उपयोग करने के बारे में अधिक जानकारी के लिए, लिबरो® एसओसी उपयोगकर्ता गाइड में डायरेक्टकोर का उपयोग करना देखें।
चित्र 4-1. स्मार्टडिज़ाइन कोरजेTAGडिबग उदाहरण View जे का उपयोग करनाTAG हैडर

चित्र 4-2. स्मार्टडिज़ाइन कोरजेTAGGPIO पिन का उपयोग करके डीबग इंस्टेंस

CoreJ को कॉन्फ़िगर करनाTAGस्मार्टडिज़ाइन में डीबग करें

कोर को स्मार्टडिज़ाइन में कॉन्फ़िगरेशन GUI का उपयोग करके कॉन्फ़िगर किया गया है। एक भूतपूर्वampGUI का ले निम्नलिखित चित्र में दिखाया गया है।
चित्र 4-3. CoreJ को कॉन्फ़िगर करनाTAGस्मार्टडिज़ाइन में डीबग करें

पोलरफ़ायर के लिए, यू.जेTAG_एसईसी यूजे का चयन करता हैTAGयूजे के बजाय _एसईसी मैक्रोTAG मैक्रो जब यू.जेTAG_BYPASS अक्षम है. इसे अन्य सभी परिवारों के लिए नजरअंदाज कर दिया जाता है।
डिबग लक्ष्यों की संख्या यूजे के साथ 16 डिबग लक्ष्यों तक कॉन्फ़िगर करने योग्य हैTAG_BYPASS अक्षम और UJ के साथ अधिकतम 4 डिबग लक्ष्यTAG_BYPASS सक्षम।
UJTAG_BYPASS UJ के माध्यम से डिबगिंग का चयन करता हैTAG और फ़्लैशप्रो हेडर, और GPIO पिन के माध्यम से डिबगिंग।
लक्ष्य # आईआर कोड जे हैTAG डिबग लक्ष्य को आईआर कोड दिया गया। यह निर्दिष्ट सीमा के भीतर एक अद्वितीय मान होना चाहिए तालिका 2-1.

सिमुलेशन प्रवाह

CoreJ के साथ एक उपयोगकर्ता टेस्टबेंच प्रदान किया जाता हैTAGडीबग करें। सिमुलेशन चलाने के लिए:

स्मार्टडिज़ाइन के भीतर उपयोगकर्ता टेस्टबेंच प्रवाह का चयन करें।
जेनरेट फलक में सेव एंड जेनरेट पर क्लिक करें। कोर कॉन्फ़िगरेशन जीयूआई से उपयोगकर्ता टेस्टबेंच का चयन करें।

जब स्मार्टडिज़ाइन लिबरो प्रोजेक्ट तैयार करता है, तो यह उपयोगकर्ता टेस्टबेंच स्थापित करता है fileएस। उपयोगकर्ता टेस्टबेंच चलाने के लिए:

डिज़ाइन रूट को CoreJ पर सेट करेंTAGलिबरो डिज़ाइन पदानुक्रम फलक में डीबग इन्स्टेन्शियेशन।
लिबरो डिज़ाइन फ़्लो विंडो में पूर्व-संश्लेषित डिज़ाइन सत्यापित करें > सिम्युलेट पर क्लिक करें। यह मॉडलसिम प्रारंभ करता है और स्वचालित रूप से सिमुलेशन चलाता है।

लिबरो में संश्लेषण

संश्लेषण चलाने के लिए:

कोर को संश्लेषित करने के लिए लिबरो SoC डिज़ाइन फ़्लो विंडो में सिंथेसाइज़ आइकन पर क्लिक करें। वैकल्पिक रूप से, डिज़ाइन फ़्लो विंडो में सिंथेसाइज़ विकल्प पर राइट-क्लिक करें, और ओपन इंटरएक्टिवली चुनें। सिंथेसिस विंडो Synplify® प्रोजेक्ट प्रदर्शित करती है।
रन आइकन पर क्लिक करें.
टिप्पणी: आरटीजी4 के लिए, एक घटना क्षणिक (एसईटी) न्यूनीकृत चेतावनी है, जिसे नजरअंदाज किया जा सकता है क्योंकि इस आईपी का उपयोग केवल विकास उद्देश्यों के लिए किया जाता है और इसका उपयोग विकिरण वातावरण में नहीं किया जाएगा।

लिबरो में स्थान-और-मार्ग

एक बार सिंथेसिस पूरा हो जाने पर, प्लेसमेंट प्रक्रिया शुरू करने के लिए लिबरो SoC में प्लेस और रूट आइकन पर क्लिक करें।

डिवाइस प्रोग्रामिंग

यदि UJAG_SEC सुविधा का उपयोग किया जाता है और EN_SEC को शीर्ष स्तर के पोर्ट (डिवाइस इनपुट पिन) पर प्रचारित किया जाता है, तो आपको J के दौरान कॉन्फिगर I/O स्टेट्स का उपयोग करना होगाTAG लिबरो प्रवाह में प्रोग्राम डिज़ाइन का प्रोग्रामिंग अनुभाग और सुनिश्चित करें कि EN_SEC पोर्ट के लिए I/0 स्थिति (केवल आउटपुट) 1 पर सेट है।

जे तक पहुंच बनाए रखने के लिए यह कॉन्फ़िगरेशन आवश्यक हैTAG डिवाइस रीप्रोग्रामिंग के लिए पोर्ट, क्योंकि परिभाषित सीमा स्कैन रजिस्टर (बीएसआर) मान रीप्रोग्रामिंग के दौरान EN_SEC पर किसी भी बाहरी तर्क स्तर को ओवरराइड करता है।

सिस्टम एकीकरण

निम्नलिखित अनुभाग सिस्टम एकीकरण से संबंधित जानकारी पर चर्चा करते हैं।

IGLOO2/RTG4 के लिए सिस्टम लेवल डिज़ाइन

निम्नलिखित चित्र जे निष्पादित करने के लिए डिज़ाइन आवश्यकताओं को दर्शाता हैTAG सॉफ़्टकंसोल से जे तक फैब्रिक में स्थित सॉफ़्टकोर प्रोसेसर की डिबगिंगTAG IGLOO2 और RTG4 उपकरणों के लिए इंटरफ़ेस।
चित्र 5-1. RTG4/IGLOO2 जेTAG डिबग डिज़ाइन

स्मार्टफ्यूजन2 के लिए सिस्टम लेवल डिज़ाइन

निम्नलिखित चित्र जे निष्पादित करने के लिए डिज़ाइन आवश्यकताओं को दर्शाता हैTAG सॉफ़्टकंसोल से जे तक फ़ैब्रिक में स्थित सॉफ़्टकोर प्रोसेसर की डिबगिंगTAG SmartFusion2 उपकरणों के लिए इंटरफ़ेस।
चित्र 5-2. स्मार्टफ्यूजन2 जेTAG डिबग डिज़ाइन

UJTAG_एसईसी

पोलरफ़ायर परिवार के उपकरणों के लिए, यह रिलीज़ उपयोगकर्ता को यूजे के बीच चयन करने की अनुमति देता हैTAG और यू.जेTAG_एसईसी, यूजेTAGजीयूआई में _SEC_EN पैरामीटर का उपयोग यह चुनने के लिए किया जाएगा कि कौन सा वांछित है।

निम्नलिखित चित्र एक सरल आरेख दिखाता है जो यूजे के भौतिक इंटरफेस का प्रतिनिधित्व करता हैTAG/यूजेTAG_पोलरफायर में एसईसी।

चित्र 5-3. पोलरफ़ायर यू.जेTAG_एसईसी मैक्रो

डिजाइन बाधाएं

CoreJ के साथ डिज़ाइनTAGटीसीके क्लॉक डोमेन पर समय विश्लेषण का उपयोग करने की अनुमति देने के लिए, डिबग के लिए एप्लिकेशन को डिज़ाइन प्रवाह में बाधाओं का पालन करने की आवश्यकता होती है।

बाधाएँ जोड़ने के लिए:

यदि लिबरो v11.7 या उच्चतर में उन्नत बाधा प्रवाह का उपयोग किया जाता है, तो डिज़ाइनफ्लो विंडो में बाधाएं > बाधाएं प्रबंधित करें पर डबल-क्लिक करें और टाइमिंग टैब पर क्लिक करें।
बाधा प्रबंधक विंडो के समय टैब में, नया एसडीसी बनाने के लिए नया पर क्लिक करें file, और नाम दें file. डिज़ाइन बाधाओं में घड़ी स्रोत बाधाएं शामिल हैं जिन्हें इस रिक्त एसडीसी में दर्ज किया जा सकता है file.

यदि लिबरो v11.7 या उच्चतर में क्लासिक बाधा प्रवाह का उपयोग किया जाता है, तो डिज़ाइन फ़्लो विंडो में बाधाएँ बनाएँ > समय बाधा पर राइट-क्लिक करें, और फिर नई बाधा बनाएँ पर क्लिक करें। यह एक नया SDC बनाता है file. डिज़ाइन बाधाओं में घड़ी स्रोत बाधाएं शामिल हैं, जो इस रिक्त एसडीसी में दर्ज की गई हैं file.
टीसीके अवधि और आधी अवधि की गणना करें। जब फ्लैशप्रो के साथ डिबगिंग की जाती है तो टीसीके को 6 मेगाहर्ट्ज पर सेट किया जाता है, और जब डिबगिंग को फ्लैशप्रो30 द्वारा समर्थित किया जाता है तो इसे 5 मेगाहर्ट्ज की अधिकतम आवृत्ति पर सेट किया जाता है। यह चरण पूरा करने के बाद, एसडीसी में निम्नलिखित बाधाएं दर्ज करें file:
क्रिएट_क्लॉक -नाम { टीसीके } \
- अवधि TCK_PERIOD \
- तरंगरूप { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] उदाहरण के लिएampले, निम्नलिखित बाधाएं उस डिज़ाइन के लिए लागू की जाती हैं जो 6 मेगाहर्ट्ज की टीसीके आवृत्ति का उपयोग करता है।
  क्रिएट_क्लॉक -नाम { टीसीके } \
- अवधि 166.67 \
- तरंगरूप { 0 83.33 } \ [ get_ports { TCK } ]

सभी बाधाओं को संबद्ध करें fileसंश्लेषण, स्थान-और-मार्ग, और समय सत्यापन के साथtagतों में बाधा प्रबंधक > समय टैब. यह एसडीसी के लिए संबंधित चेक बॉक्स का चयन करके पूरा किया जाता है fileजिसमें बाधाओं को दर्ज किया गया था

संशोधन इतिहास

पोर्ट नाम	चौड़ाई	दिशा	विवरण
JTAG टैप बंदरगाह
टीडीआई	1	इनपुट	टेस्ट डेटा इन. TAP से सीरियल डेटा इनपुट।
टीसीके	1	इनपुट	परीक्षण घड़ी. CoreJ के भीतर सभी अनुक्रमिक तत्वों के लिए घड़ी स्रोतTAGडीबग करें.
टीएमएस	1	इनपुट	परीक्षण मोड का चयन करें.
टीडीओ	1	उत्पादन	डेटा का परीक्षण करें. TAP को सीरियल डेटा आउटपुट।
टीआरएसटीबी	1	इनपुट	परीक्षण रीसेट. TAP से सक्रिय कम रीसेट इनपुट।
JTAG लक्ष्य एक्स पोर्ट
TGT_TDO_x	1	इनपुट	डिबग लक्ष्य x से TAP तक डेटा का परीक्षण करें। लक्ष्य टीडीओ पोर्ट से कनेक्ट करें।
TGT_TCK_x	1	उत्पादन	लक्ष्य x को डीबग करने के लिए क्लॉक आउटपुट का परीक्षण करें। TCK को CoreJ के भीतर आंतरिक रूप से एक वैश्विक, कम स्क्यू नेट में बढ़ावा दिया गया हैTAGडीबग करें.
TGT_TRST_x	1	उत्पादन	सक्रिय-उच्च परीक्षण रीसेट। केवल तभी उपयोग किया जाता है जब TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	उत्पादन	सक्रिय-निम्न परीक्षण रीसेट। केवल तभी उपयोग किया जाता है जब TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	उत्पादन	परीक्षण मोड लक्ष्य x को डीबग करने के लिए आउटपुट का चयन करें।
TGT_TDI_x	1	उत्पादन	टेस्ट डेटा इन. डिबग लक्ष्य x से सीरियल डेटा इनपुट।
UJTAG_BYPASS_TCK_x	1	इनपुट	GPIO पिन से लक्ष्य x को डीबग करने के लिए क्लॉक इनपुट का परीक्षण करें।
UJTAG_BYPASS_TMS_x	1	इनपुट	परीक्षण मोड GPIO पिन से लक्ष्य x को डीबग करने के लिए चयन करें।
UJTAG_BYPASS_TDI_x	1	इनपुट	GPIO पिन से लक्ष्य x को डीबग करने के लिए टेस्ट डेटा इन, सीरियल डेटा।
UJTAG_BYPASS_TRSTB_x	1	इनपुट	परीक्षण रीसेट. GPIO पिन से लक्ष्य x को डीबग करने के लिए इनपुट रीसेट करें।
UJTAG_BYPASS_TDO_x	1	उत्पादन	टेस्ट डेटा आउट, जीपीआईओ पिन से डीबग लक्ष्य एक्स से सीरियल डेटा।
एसईसी बंदरगाह
EN_SEC	1	इनपुट	सुरक्षा सक्षम करता है. उपयोगकर्ता डिज़ाइन को TAP में बाहरी TDI और TRSTB इनपुट को ओवरराइड करने में सक्षम बनाता है।सावधानी: इस पोर्ट को कनेक्ट करते समय विशेष ध्यान रखें। अधिक विवरण के लिए नीचे नोट और डिवाइस प्रोग्रामिंग देखें।
टीडीआई_एसईसी	1	इनपुट	टीडीआई सुरक्षा ओवरराइड। EN_SEC उच्च होने पर बाहरी TDI इनपुट को TAP पर ओवरराइड कर देता है।
TRSTB_SEC	1	इनपुट	टीआरएसटीबी सुरक्षा ओवरराइड। SEC_EN उच्च होने पर बाहरी TRSTB इनपुट को TAP पर ओवरराइड कर देता है।
यूटीआरएसटीबी	1	उत्पादन	टेस्ट रीसेट मॉनिटर
यूटीएमएस	1	उत्पादन	टेस्ट मोड मॉनिटर का चयन करें

माइक्रोचिप Webसाइट

माइक्रोचिप हमारे माध्यम से ऑनलाइन समर्थन प्रदान करता है webसाइट पर www.माइक्रोचिप.कॉम/. इस webसाइट बनाने के लिए प्रयोग किया जाता है fileग्राहकों के लिए आसानी से उपलब्ध जानकारी और जानकारी। उपलब्ध सामग्री में से कुछ में शामिल हैं:

उत्पाद समर्थन - डेटा शीट और इरेटा, एप्लिकेशन नोट्स और एसampसॉफ्टवेयर प्रोग्राम, डिजाइन संसाधन, उपयोगकर्ता गाइड और हार्डवेयर समर्थन दस्तावेज, नवीनतम सॉफ्टवेयर रिलीज और संग्रहीत सॉफ्टवेयर
सामान्य तकनीकी सहायता - अक्सर पूछे जाने वाले प्रश्न (एफएक्यू), तकनीकी सहायता अनुरोध, ऑनलाइन चर्चा समूह, माइक्रोचिप डिज़ाइन पार्टनर प्रोग्राम सदस्य सूची
माइक्रोचिप का व्यवसाय - उत्पाद चयनकर्ता और ऑर्डरिंग गाइड, नवीनतम माइक्रोचिप प्रेस विज्ञप्ति, सेमिनार और घटनाओं की सूची, माइक्रोचिप बिक्री कार्यालयों, वितरकों और कारखाने के प्रतिनिधियों की सूची

उत्पाद परिवर्तन अधिसूचना सेवा

माइक्रोचिप की उत्पाद परिवर्तन अधिसूचना सेवा ग्राहकों को माइक्रोचिप उत्पादों पर नवीनतम रखने में मदद करती है। जब भी किसी निर्दिष्ट उत्पाद परिवार या रुचि के विकास उपकरण से संबंधित परिवर्तन, अपडेट, संशोधन या इरेटा होते हैं, तो सदस्य ईमेल सूचना प्राप्त करेंगे।

पंजीकरण के लिए, यहां जाएं www.माइक्रोचिप.कॉम/pcn और पंजीकरण निर्देशों ग्राहक सहायता का पालन करें माइक्रोचिप उत्पादों के उपयोगकर्ता कई माध्यमों से सहायता प्राप्त कर सकते हैं:

वितरक या प्रतिनिधि

स्थानीय बिक्री कार्यालय
एंबेडेड सॉल्यूशंस इंजीनियर (ईएसई) तकनीकी सहायता ग्राहकों को समर्थन के लिए अपने वितरक, प्रतिनिधि या ईएसई से संपर्क करना चाहिए। ग्राहकों की सहायता के लिए स्थानीय बिक्री कार्यालय भी उपलब्ध हैं। इस दस्तावेज़ में बिक्री कार्यालयों और स्थानों की एक सूची शामिल है।

तकनीकी सहायता के माध्यम से उपलब्ध है webसाइट पर: www.microchip.com/support

माइक्रोचिप डिवाइस कोड सुरक्षा सुविधा

माइक्रोचिप उपकरणों पर कोड सुरक्षा सुविधा के निम्नलिखित विवरणों पर ध्यान दें:

माइक्रोचिप उत्पाद उनके विशेष माइक्रोचिप डेटा शीट में निहित विनिर्देशों को पूरा करते हैं।
माइक्रोचिप का मानना है कि इसके उत्पादों का परिवार इच्छित तरीके से और सामान्य परिस्थितियों में उपयोग किए जाने पर सुरक्षित है।

माइक्रोचिप उपकरणों की कोड सुरक्षा सुविधाओं को भंग करने के प्रयासों में बेईमान और संभवतः अवैध तरीकों का इस्तेमाल किया जा रहा है। हमारा मानना है कि इन तरीकों के लिए माइक्रोचिप उत्पादों को माइक्रोचिप के डेटा शीट्स में निहित ऑपरेटिंग विनिर्देशों के बाहर एक तरीके से उपयोग करने की आवश्यकता होती है। इन कोड सुरक्षा सुविधाओं को भंग करने का प्रयास, सबसे अधिक संभावना है, माइक्रोचिप के बौद्धिक संपदा अधिकारों का उल्लंघन किए बिना पूरा नहीं किया जा सकता है।
माइक्रोचिप किसी भी ग्राहक के साथ काम करने को तैयार है जो इसके कोड की अखंडता के बारे में चिंतित है।
न तो माइक्रोचिप और न ही कोई अन्य अर्धचालक निर्माता अपने कोड की सुरक्षा की गारंटी दे सकता है। कोड सुरक्षा का मतलब यह नहीं है कि हम गारंटी दे रहे हैं कि उत्पाद "अटूट" है। कोड संरक्षण लगातार विकसित हो रहा है। माइक्रोचिप में हम अपने उत्पादों की कोड सुरक्षा सुविधाओं में लगातार सुधार करने के लिए प्रतिबद्ध हैं। माइक्रोचिप की कोड सुरक्षा सुविधा को तोड़ने का प्रयास डिजिटल मिलेनियम कॉपीराइट एक्ट का उल्लंघन हो सकता है। यदि ऐसे कार्य आपके सॉफ़्टवेयर या अन्य कॉपीराइट किए गए कार्य तक अनधिकृत पहुंच की अनुमति देते हैं, तो आपको उस अधिनियम के तहत राहत के लिए मुकदमा करने का अधिकार हो सकता है।

कानूनी नोटिस

इस प्रकाशन में मौजूद जानकारी माइक्रोचिप उत्पादों को डिजाइन करने और उनका उपयोग करने के एकमात्र उद्देश्य के लिए प्रदान की गई है। डिवाइस एप्लिकेशन आदि से संबंधित जानकारी केवल आपकी सुविधा के लिए प्रदान की जाती है और अपडेट द्वारा प्रतिस्थापित की जा सकती है। यह सुनिश्चित करना आपकी ज़िम्मेदारी है कि आपका आवेदन आपके विनिर्देशों के अनुरूप है।
यह जानकारी माइक्रोचिप द्वारा "जैसा है" प्रदान की जाती है। माइक्रोचिप कोई प्रतिनिधित्व नहीं करता
या किसी भी प्रकार की वारंटी चाहे व्यक्त हो या निहित, लिखित या मौखिक, वैधानिक
या अन्यथा, किसी भी निहित जानकारी सहित, लेकिन इन्हीं तक सीमित नहीं, से संबंधित
गैर-उल्लंघन, व्यापारिक क्षमता और किसी विशेष उद्देश्य के लिए उपयुक्तता की वारंटी या इसकी स्थिति, गुणवत्ता या प्रदर्शन से संबंधित वारंटी। किसी भी स्थिति में माइक्रोचिप जानकारी या इसके उपयोग से संबंधित किसी भी अप्रत्यक्ष, विशेष, दंडात्मक, आकस्मिक या परिणामी हानि, क्षति, लागत या व्यय के लिए उत्तरदायी नहीं होगा, भले ही माइक्रोचिप को \POSS की सलाह दी गई हो। योग्यता या नुकसान का अनुमान लगाया जा सकता है। कानून द्वारा अनुमत पूर्ण सीमा तक, जानकारी या इसके उपयोग से संबंधित किसी भी तरह के सभी दावों पर माइक्रोचिप की कुल देनदारी उस शुल्क की राशि, यदि कोई हो, से अधिक नहीं होगी जो आपने जानकारी के लिए सीधे माइक्रोचिप को भुगतान किया है। जीवन समर्थन और/या सुरक्षा अनुप्रयोगों में माइक्रोचिप उपकरणों का उपयोग पूरी तरह से खरीदार के जोखिम पर है, और खरीदार ऐसे उपयोग के परिणामस्वरूप होने वाले किसी भी और सभी नुकसान, दावों, मुकदमों या खर्चों से बचाव, क्षतिपूर्ति और हानिरहित माइक्रोचिप रखने के लिए सहमत है। जब तक अन्यथा न कहा गया हो, किसी भी माइक्रोचिप बौद्धिक संपदा अधिकार के तहत कोई भी लाइसेंस, परोक्ष रूप से या अन्यथा नहीं दिया जाता है।

अमेरिका की	एशिया/प्रशांत	एशिया/प्रशांत	यूरोप
कॉर्पोरेट कार्यालय2355 वेस्ट चैंडलर ब्लाव्ड। चांडलर, AZ 85224-6199 दूरभाष: 480-792-7200फैक्स: 480-792-7277 तकनीकी सहायता: www.microchip.com/support Web पता: www.माइक्रोचिप.कॉम अटलांटाडुलुथ, गैटेल: 678-957-9614फैक्स: 678-957-1455ऑस्टिन, टेक्सासदूरभाष: 512-257-3370बोस्टान वेस्टबोरो, एमए दूरभाष: 774-760-0087फैक्स: 774-760-0088शिकागोइटास्का, आईएलटेलीः 630-285-0071फैक्स: 630-285-0075डलासएडिसन, टीएक्सटेल: 972-818-7423फैक्स: 972-818-2924डेट्रायटनोवी, एमआईटेल: 248-848-4000हस्टन, टेक्ससदूरभाष: 281-894-5983इंडियानापोलिस नोबल्सविले, आईएन दूरभाष: 317-773-8323फैक्स: 317-773-5453 दूरभाष: 317-536-2380लॉस एंजिल्स मिशन विएजो, सीए दूरभाष: 949-462-9523फैक्स: 949-462-9608 दूरभाष: 951-273-7800रैले, एनसीदूरभाष: 919-844-7510न्यूयॉर्क, NYदूरभाष: 631-435-6000सैन जोस, CAदूरभाष: 408-735-9110 दूरभाष: 408-436-4270कनाडा – टोरंटोफ़ोन: 905-695-1980फ़ैक्स: 905-695-2078	ऑस्ट्रेलिया – सिडनीटेलीफ़ोन: 61-2-9868-6733चीन – बीजिंगटेलीफ़ोन: 86-10-8569-7000चीन - चेंगदूटेलीफ़ोन: 86-28-8665-5511चीन – चोंग्किंगटेलीफ़ोन: 86-23-8980-9588चीन - डोंगगुआनटेलीफ़ोन: 86-769-8702-9880चीन – गुआंगज़ौटेलीफ़ोन: 86-20-8755-8029चीन - हांग्जोटेलीफ़ोन: 86-571-8792-8115चीन - हांगकांग साराटेलीफ़ोन: 852-2943-5100चीन - नानजिंगटेलीफ़ोन: 86-25-8473-2460चीन - क़िंगदाओटेलीफ़ोन: 86-532-8502-7355चीन – शंघाईटेलीफ़ोन: 86-21-3326-8000चीन - शेनयांगटेलीफ़ोन: 86-24-2334-2829चीन - शेन्ज़ेनटेलीफ़ोन: 86-755-8864-2200चीन - सूज़ौटेलीफ़ोन: 86-186-6233-1526चीन - वुहानटेलीफ़ोन: 86-27-5980-5300चीन - जियानटेलीफ़ोन: 86-29-8833-7252चीन - ज़ियामेनटेलीफ़ोन: 86-592-2388138चीन - झुहाईटेलीफ़ोन: 86-756-3210040	भारत – बैंगलोरटेलीफ़ोन: 91-80-3090-4444भारत - नई दिल्लीटेलीफ़ोन: 91-11-4160-8631भारत - पुणेटेलीफ़ोन: 91-20-4121-0141जापान - ओसाकाओटेलीफ़ोन: 81-6-6152-7160जापान – टोक्योदूरभाष: 81-3-6880- 3770कोरिया - डेगूटेलीफ़ोन: 82-53-744-4301कोरिया - सियोलटेलीफ़ोन: 82-2-554-7200मलेशिया - कुआलालंपुरटेलीफ़ोन: 60-3-7651-7906मलेशिया - पिनांगूटेलीफ़ोन: 60-4-227-8870फिलीपींस – मनीलाटेलीफ़ोन: 63-2-634-9065सिंगापुरटेलीफ़ोन: 65-6334-8870ताइवान - सीन चुउटेलीफ़ोन: 886-3-577-8366ताइवान — काऊशुंगटेलीफ़ोन: 886-7-213-7830ताइवान – ताइपेटेलीफ़ोन: 886-2-2508-8600थाईलैंड – बैंकॉकटेलीफ़ोन: 66-2-694-1351वियतनाम - हो ची मिन्होटेलीफ़ोन: 84-28-5448-2100	ऑस्ट्रिया - वेल्सोTel: 43-7242-2244-39Fax: 43-7242-2244-393डेनमार्क – कोपेनहेगनTel: 45-4485-5910Fax: 45-4485-2829फ़िनलैंड — एस्पूटेलीफ़ोन: 358-9-4520-820फ़्रांस – पेरिसTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79जर्मनी – गार्चिंगटेलीफ़ोन: 49-8931-9700जर्मनी - हानोटेलीफ़ोन: 49-2129-3766400जर्मनी – हेइलब्रॉनटेलीफ़ोन: 49-7131-72400जर्मनी — कार्लज़ूएटेलीफ़ोन: 49-721-625370जर्मनी – म्यूनिखTel: 49-89-627-144-0Fax: 49-89-627-144-44जर्मनी – रोसेनहेमटेलीफ़ोन: 49-8031-354-560इजराइल – राआनानाटेलीफ़ोन: 972-9-744-7705इटली - मिलानोTel: 39-0331-742611Fax: 39-0331-466781इटली - Padovaटेलीफ़ोन: 39-049-7625286नीदरलैंड्स - ड्रुननेTel: 31-416-690399Fax: 31-416-690340नॉर्वे - ट्रॉनहैमटेलीफ़ोन: 47-72884388पोलैंड – वारसॉटेलीफ़ोन: 48-22-3325737रोमानिया – बुखारेस्टTel: 40-21-407-87-50स्पेन - मैड्रिडTel: 34-91-708-08-90Fax: 34-91-708-08-91स्वीडन — गोथेनबर्गTel: 46-31-704-60-40स्वीडन – स्टॉकहोमटेलीफ़ोन: 46-8-5090-4654यूके - वोकिंगहैमTel: 44-118-921-5800Fax: 44-118-921-5820

दस्तावेज़ / संसाधन

माइक्रोचिप प्रौद्योगिकी CoreJTAGडिबग प्रोसेसर [पीडीएफ] उपयोगकर्ता गाइड
कोर जेTAGडिबग प्रोसेसर, CoreJTAGडिबग, प्रोसेसर

संदर्भ

उपयोगकर्ता पुस्तिका

परिचय