Microchip Technology Core JTAG Debug Prozessoren User Guide

Ynlieding

Kearn JTAG Debug v4.0 fasilitearret de ferbining fan Joint Test Action Group (JTAG) kompatibele sêfte kearnprozessors foar de JTAG TAP of General Purpose Input / Output (GPIO) pins foar debuggen. Dizze IP-kearn fasilitearret it debuggen fan maksimaal 16 sêftkearnprozessors binnen ien apparaat, en leveret ek stipe foar debuggen fan processors op fjouwer aparte apparaten oer GPIO.

Features

CoreJTAGDebug hat de folgjende wichtige funksjes:

• Biedt de stof tagong ta de JTAG ynterface fia de JTAG TAP.
• Biedt de stof tagong ta de JTAG ynterface fia de GPIO pins.
• Konfigurearret de IR-koade-stipe foar de JTAG tunneling.
• Unterstützt de keppeling fan meardere apparaten fia de JTAG TAP.
• Unterstützt de multi-prosessor debuggen.
• Befoarderet aparte klok en reset sinjalen nei de lege-skew routing boarnen.
• Unterstützt sawol aktyf-leech as aktyf-hege doel weromsette.
• stipet de JTAG Feiligensmonitor-ynterface (UJTAG_SEC) foar PolarFire-apparaten.

Core Ferzje
Dit dokumint jildt foar CoreJTAGDebug v4.0

Stipe famyljes

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• SmartFusion
• ProASIC3/3E/3L
• IGLO
• IGLOOe/+

Apparaat gebrûk en prestaasjes

Gebrûk- en prestaasjesgegevens wurde neamd yn 'e folgjende tabel foar de stipe apparaatfamyljes. De gegevens neamd yn dizze tabel binne allinnich yndikatyf. It algemiene apparaat gebrûk en prestaasjes fan 'e kearn is systeem ôfhinklik.
tabel 1. Apparaat Benutting en prestaasjes

Famylje	Tegels Sequential	Kombinearjend	Totaal	Benutting Apparaat	Totaal %	Prestaasje (MHz)
PolarFire	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
SmartFusion 2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
SmartFusion	17	151	4608	A2F200M3F	3.65	63.53
IGLO	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Noat: Gegevens yn dizze tabel waarden berikt mei help fan de Verilog RTL mei typyske synteze en yndieling ynstellings op -1 dielen. Parameters op topnivo as generika waarden oerbleaun by standertynstellingen.

Funksjonele beskriuwing

CoreJTAGDebug brûkt de UJTAG hurde makro om tagong te jaan ta de JTAG ynterface út de FPGA stof. De UJTAG hurde makro fasilitearret ferbining mei de útfier fan de MSS of ASIC TAP controller út de stof. Allinnich ien eksimplaar fan 'e UJTAG makro is tastien yn 'e stof.
figuer 1-1. CoreJTAGDebug Block Diagram

CoreJTAGDebug befettet in ynstantiaasje fan de uj_jtag tunnelcontroller, dy't in JTAG tunnelcontroller om JTAG tunneling tusken in FlashPro-programmeur en in doel softcore-prosessor. De softcore-prosessor is ferbûn fia de tawijde FPGA's JTAG ynterface pins. IR-scans fan de JTAG ynterface binne net tagonklik yn 'e FPGA-stof. Hjirtroch is it tunnelprotokol ferplicht om IR- en DR-scans te fasilitearjen nei it debugdoel, dat de yndustrystandert J stipetTAG ynterface. De tunnelkontrôler dekodearret it tunnelpakket oerdroegen as in DR-scan en genereart in resultearjende IR- as DR-scan, basearre op 'e ynhâld fan it tunnelpakket en de ynhâld fan it IR-register levere fia UIREG. De tunnelkontrôler dekodearret ek it tunnelpakket, as de ynhâld fan it IR-register oerienkomt mei syn IR-koade.

figuer 1-2. Tunnel Packet Protokol

In konfiguraasje parameter jout konfiguraasje fan de IR koade brûkt troch de tunnel controller. Om it debuggen fan meardere softcore-prosessoren binnen ien ûntwerp te fasilitearjen, is it oantal tunnelkontrôlers ynstânsje konfigurearber fan 1-16, en leveret in JTAG konforme ynterface foar elke doelprosessor. Dizze doelprozessors binne elk adressearber fia in unike IR-koade ynsteld op instantiaasjetiid.

In CLKINT- as BFR-buffer wurdt instantiearre op 'e TGT_TCK-line fan elke doelprosessor-debug-ynterface.

De URSTB-line fan 'e UJTAG makro (TRSTB) wurdt befoardere ta in wrâldwide boarne binnen CoreJTAGDebug. In opsjonele ynverter wurdt pleatst op de TGT_TRST line binnen CoreJTAGDebug foar ferbining mei in debug-doel, dy't dan ferwachte wurdt ferbûn mei in aktive-hege reset-boarne. It is konfigureare as oannommen wurdt dat it ynkommende TRSTB-sinjaal fan 'e JTAG TAP is aktyf leech. As dizze konfiguraasje ien of mear debugdoelen fereasket, sil in ekstra globale routingboarne konsumeare wurde.

De URSTB-line fan 'e UJTAG makro (TRSTB) wurdt befoardere ta in wrâldwide boarne binnen CoreJTAGDebug. In opsjonele ynverter wurdt pleatst op de TGT_TRST line binnen CoreJTAGDebug foar ferbining mei in debug-doel, dy't dan ferwachte wurdt ferbûn mei in aktive-hege reset-boarne. It is konfigureare as oannommen wurdt dat it ynkommende TRSTB-sinjaal fan 'e JTAG TAP is aktyf leech. TGT_TRSTN is de standert aktive lege útfier foar it debugdoel. As dizze konfiguraasje ien of mear debugdoelen fereasket, sil in ekstra globale routingboarne konsumeare wurde.

figuer 1-3. CoreJTAGDebug Serial Data en Clocking

Device Chaining

Ferwize nei de FPGA Programming User Guides foar de spesifike ûntwikkeling board of famylje. Elk ûntwikkelingsbestjoer kin operearje op ferskate voltages, en jo kinne kieze om te kontrolearjen oft it mooglik is mei harren ûntwikkeling platfoarms. As jo ​​​​ek meardere ûntwikkelingsboerden brûke, soargje dan derfoar dat se in mienskiplike grûn diele.

Troch FlashPro Header
Om it keatling fan meardere apparaten yn 'e stof te stypjen mei de FlashPro-koptekst, meardere eksimplaren fan uj_jtag binne fereaske. Dizze ferzje fan 'e kearn jout tagong ta it maksimum fan 16 kearnen sûnder de needsaak foar it manuell ynstantiearjen fan uj_jtag. Elke kearn hat in unike IR-koade (fan 0x55 oant 0x64) dy't tagong sil jaan ta de spesifike kearn dy't oerienkomt mei de ID-koade.

figuer 1-4. Meardere Prozessoren yn ien apparaat Single Device

Om CoreJ te brûkenTAGDebug oer meardere apparaten, ien fan 'e apparaten moat de master wurde. Dit apparaat befettet de CoreJTAGDebug kearn. Elke prosessor wurdt dan as folget ferbûn:
figuer 1-5. Meardere Prozessoren oer twa apparaten

Om in kearn op in oar boerd te debuggen, is de JTAG sinjalen út CoreJTAGDebug wurde promovearre ta pinnen op topnivo yn 'e SmartDesign. Dizze wurde dan ferbûn mei de JTAG sinjalen direkt op de prosessor.
Noat: A CoreJTAGDebug, yn it twadde boerdûntwerp, is opsjoneel Tink derom dat de UJ_JTAG makro en de FlashPro-koptekst wurde net brûkt yn it twadde boerdûntwerp.

Om in prosessor te selektearjen foar debuggen yn SoftConsole, klikje jo op de debug-konfiguraasjes, en klikje dan op de ljepper Debugger.

It kommando, werjûn yn 'e folgjende ôfbylding, wurdt útfierd.

figuer 1-6. Debugger konfiguraasje UJ_JTAG_IRCODE

De UJ_JTAG_IRCODE kin feroare wurde ôfhinklik fan hokker prosessor jo debuggen. Bygelyksample: om in prosessor te debuggen yn Apparaat 0, de UJ_JTAG_IRCODE kin ynsteld wurde op 0x55 of 0x56.

Troch GPIO
Om te debuggen oer GPIO, de parameter UJTAG _BYPASS is selektearre. Ien en fjouwer kearnen kinne wurde debuggen oer GPIO-headers of pins. Om in debug-sesje út te fieren mei GPIO's fan SoftConsole v5.3 of heger, moat de Debug-konfiguraasje as folget ynsteld wurde:
figuer 1-7. Debugger konfiguraasje GPIO

Noat: As jo ​​debuggen oer GPIO, kinne jo de prosessor net tagelyk debuggen fia de FlashPro Header of de Embedded FlashPro5, op 'e ûntwikkelingsboerden. Bygelyksample: FlashPro Header of Embedded FlashPro5 binne beskikber om debug te fasilitearjen mei Identify of SmartDebug.
figuer 1-8. Debuggen Over GPIO Pins

Device Chaining fia GPIO Pins
Om de ketting fan meardere apparaten fia GPIO te stypjen, hat de UJTAG_BYPASS parameter moat selektearre wurde. Dan kinne de TCK-, TMS- en TRSTb-sinjalen wurde promovearre nei havens op topnivo. Alle doelprozessors hawwe TCK, TMS, en TRSTb. Dizze wurde hjirûnder net werjûn.
figuer 1-9. Device Chaining Troch GPIO Pins

Yn in basis JTAG chain, de TDO fan in prosessor ferbynt mei de TDI fan in oare prosessor, en it giet troch oant alle prosessoren binne keatling, op dizze manier. De TDI fan 'e earste prosessor en de TDO fan' e lêste prosessor ferbynt mei de JTAG programmeur chaining alle processors. De JTAG sinjalen fan de processors wurde trochstjoerd nei CoreJTAGDebug, wêr't se kinne wurde keatling. As de ketting oer meardere apparaten foltôge is, sil it apparaat mei CoreJTAGDebug wurdt it masterapparaat.

Yn in GPIO-debugsenario, wêr't in IR-koade net oan elke prosessor wurdt tawiisd, wurdt in wizige OpenOCD-skript brûkt om te selektearjen hokker apparaat wurdt debuggen. In OpenOCD-skript wurdt wizige om te selektearjen, hokker apparaat wurdt debuggen. Foar in Mi-V design, de file is fûn yn 'e ynstallaasje fan SoftConsole, ûnder de openocd/scripts/board/microsemi-riscv.cfg. Foar de oare processors, de files wurde fûn op deselde iepenocd lokaasje.
Noat:  De opsjes foar debugkonfiguraasje moatte ek bywurke wurde, as de file wurdt omneamd

figuer 1-10. Debug konfiguraasje

Iepenje brûkersnamme-riscv-gpio-chain.cfg, folgjende is in eksampwat moat sjoen wurde:

figuer 1-11. MIV Konfiguraasje File

De folgjende ynstellings wurkje foar ien apparaat debuggen oer GPIO. Foar it debuggen fan in ketting moatte ekstra kommando's tafoege wurde, sadat de apparaten dy't net debuggen binne yn 'e bypassmodus set wurde.

Foar twa processors yn in keatling, de folgjende sample kommando wurdt útfierd:

Dit makket it mooglik om debuggen fan Target softcore Prozessor 1 troch te setten Target softcore Prozessor 0 yn de bypass modus. Om de Target softcore Processor 0 te debuggen, wurdt it folgjende kommando brûkt:

Noat:  It ienige ferskil tusken dizze twa konfiguraasjes is dat de boarne, dy't de Microsemi RISCV-konfiguraasje neamt file (microsemi-riscv.cfg) of komt earst, doe't debuggen Target softcore Prozessor 0, of twadde, doe't debuggen Target Softcore Prozessor 1. Foar mear as twa apparaten yn 'e keten, ekstra jtag newtaps wurdt tafoege. Bygelyksample, as d'r trije processors yn in keatling binne, dan wurdt it folgjende kommando brûkt:

figuer 1-12. Exampit Debug System

Ynterface

De folgjende seksjes beprate ynterface relatearre ynformaasje.

Konfiguraasje Parameters

De konfiguraasje opsjes foar CoreJTAGDebug wurde beskreaun yn 'e folgjende tabel. As in konfiguraasje oars as de standert fereaske is, brûk dan it dialoochfinster Konfiguraasje yn SmartDesign om de passende wearden te selektearjen foar de ynstelbere opsjes.
Tabel 2-1. CoreJTAGDebug konfiguraasje opsjes

Namme	Jildich berik	Standert	Beskriuwing
NUM_DEBUG_TGTS	1-16	1	It oantal beskikbere debug-doelen fia FlashPro (UJTAG_DEBUG = 0) is 1-16. It oantal beskikbere debug-doelen fia GPIO (UJTAG_DEBUG = 1) is 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR Code, ien per debug doel. De oantsjutte wearde moat unyk wêze foar dit debugdoel. De tunnelkontrôler ferbûn mei dizze debug-doelynterface driuwt allinich TDO en driuwt de doeldebug-ynterface, as de ynhâld fan it IR-register oerienkomt mei dizze IR-koade.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x-útfier is ferbûn mei in globale foarm fan 'e aktive-lege URSTB-útfier fan' e UJTAG macro.1: TGT_TRST-útfier is yntern ferbûn mei in globale omkearde foarm fan 'e aktive-leech URSTB-útfier fan' e UJTAG makro. In ekstra globale routingboarne wurdt konsumearre as dizze parameter op 1 is ynsteld foar elk debugdoel.
UJTAG_BYPASS	0-1	0	0: GPIO Debug is útskeakele, Debug is beskikber fia de FlashPro Header of Embedded FlashPro5.1: GPIO Debug is ynskeakele, Debug is beskikber fia in brûker selektearre GPIO pins op it boerd.Noat:  As it debuggen wurdt dien fia GPIO, wurdt it folgjende debug-kommando útfierd yn 'e SoftConsole-debug-opsjes: "-kommando "set FPGA_TAP N"".
UJTAG_SEC_EN	0-1	0	0: ynwTAG makro wurdt selektearre as UJTAG_BYPASS = 0. 1: UJTAG_SEC makro wurdt selektearre as UJTAG_BYPASS= 0.Noat:  Dizze parameter jildt allinich foar PolarFire. Dat is, FAMILY = 26.

Sinjaal beskriuwings
De folgjende tabel lit de sinjaalbeskriuwings foar CoreJTAGDebug.
Tabel 2-2. CoreJTAGDebug I / O sinjalen

Namme	Jildich berik	Standert	Beskriuwing
NUM_DEBUG_TGTS	1-16	1	It oantal beskikbere debug-doelen fia FlashPro (UJTAG_DEBUG = 0) is 1-16. It oantal beskikbere debug-doelen fia GPIO (UJTAG_DEBUG = 1) is 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR Code, ien per debug doel. De oantsjutte wearde moat unyk wêze foar dit debugdoel. De tunnelkontrôler ferbûn mei dizze debug-doelynterface driuwt allinich TDO en driuwt de doeldebug-ynterface, as de ynhâld fan it IR-register oerienkomt mei dizze IR-koade.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x-útfier is ferbûn mei in globale foarm fan 'e aktive-lege URSTB-útfier fan' e UJTAG macro.1: TGT_TRST-útfier is yntern ferbûn mei in globale omkearde foarm fan 'e aktive-leech URSTB-útfier fan' e UJTAG makro. In ekstra globale routingboarne wurdt konsumearre as dizze parameter op 1 is ynsteld foar elk debugdoel.
UJTAG_BYPASS	0-1	0	0: GPIO Debug is útskeakele, Debug is beskikber fia de FlashPro Header of Embedded FlashPro5.1: GPIO Debug is ynskeakele, Debug is beskikber fia in brûker selektearre GPIO pins op it boerd.Noat:  As it debuggen wurdt dien fia GPIO, wurdt it folgjende debug-kommando útfierd yn 'e SoftConsole-debug-opsjes: "-kommando "set FPGA_TAP N"".
UJTAG_SEC_EN	0-1	0	0: ynwTAG makro wurdt selektearre as UJTAG_BYPASS = 0. 1: UJTAG_SEC makro wurdt selektearre as UJTAG_BYPASS= 0.Noat:  Dizze parameter jildt allinich foar PolarFire. Dat is, FAMILY = 26.

Notysjes:

• Alle sinjalen yn 'e JTAG TAP-poarten list hjirboppe moat wurde befoardere ta top-nivo havens yn SmartDesign.
• De SEC-poarten binne allinich beskikber as UJTAG_SEC_EN is ynskeakele fia CoreJTAGDebug's konfiguraasje GUI.
• Wês foarsichtich by it ferbinen fan de EN_SEC-ynfier. As EN_SEC wurdt promovearre ta in top-nivo haven (apparaat ynfier pin), Jo moatte tagong ta de Configure I / O steaten tidens JTAG Programmearring seksje fan Program Design yn de Libero flow en soargje derfoar dat de I/0 State (Allinnich útfier) ​​foar de EN_SEC haven is ynsteld op 1.

Registrearje Map and Descriptions

D'r binne gjin registers foar CoreJTAGDebug.

Tool Flow

De folgjende seksjes beprate ark flow relatearre ynformaasje.

Fergunning

In lisinsje is net fereaske om dizze IP Core te brûken mei Libero SoC.

RTL
Folsleine RTL-koade wurdt foarsjoen foar de kearn en testbenches, wêrtroch't de kearn mei SmartDesign kin wurde instantiated. Simulaasje, synteze en yndieling kinne wurde útfierd binnen Libero SoC.

SmartDesign
In eksample ynstânsje view fan CoreJTAGDebug wurdt werjûn yn 'e folgjende figuer. Foar mear ynformaasje oer it brûken fan SmartDesign om kearnen te instantiearjen en te generearjen, ferwize nei de DirectCore brûke yn Libero® SoC User Guide.
figuer 4-1. SmartDesign CoreJTAGDebug Instance View gebrûk JTAG Koptekst

figuer 4-2. SmartDesign CoreJTAGDebug Instance mei GPIO Pins

Konfiguraasje fan CoreJTAGDebug yn SmartDesign

De kearn is konfigurearre mei de konfiguraasje GUI yn SmartDesign. In eksample fan de GUI wurdt werjûn yn de folgjende figuer.
figuer 4-3. Konfiguraasje fan CoreJTAGDebug yn SmartDesign

Foar PolarFire, UJTAG_SEC selektearret de UJTAG_SEC makro ynstee fan de UJTAG makro doe't UJTAG_BYPASS is útskeakele. It wurdt negearre foar alle oare famyljes.
It oantal debug-doelen is konfigurearber oant 16 debug-doelen, mei UJTAG_BYPASS útskeakele en oant 4 debug-doelen, mei UJTAG_BYPASS ynskeakele.
UJTAG_BYPASS selektearret debuggen fia UJTAG en de FlashPro-koptekst, en debuggen fia GPIO-pinnen.
De Doel # IR-koade is de JTAG IR-koade jûn oan it debugdoel. Dit moat in unike wearde wêze binnen it berik spesifisearre yn Tabel 2-1.

Simulaasje streamt

In brûker testbench wurdt foarsjoen fan CoreJTAGDebug. Om simulaasjes út te fieren:

1. Selektearje de brûker testbench flow binnen de SmartDesign.
2. Klikje op Bewarje en generearje yn it paniel Generearje. Selektearje de brûker testbench út de Core Configuration GUI.

As SmartDesign it Libero-projekt genereart, ynstalleart it de testbench fan brûkers files. Om de testbench fan brûkers út te fieren:

1. Stel de ûntwerproot yn op de CoreJTAGDebug-ynstantiaasje yn it paniel fan Libero-ûntwerphiërargy.
2. Klikje foarôfsynthesisearre ûntwerp ferifiearje > Simulearje yn it Libero Design Flow-finster. Dit start ModelSim en rint automatysk de simulaasje.

Synteze yn Libero

Om synteze út te fieren:

1. Klikje op it ikoan Synthesize yn it Libero SoC Design Flow-finster om de kearn te syntetisearjen. As alternatyf, klikje jo mei de rjochtermûsknop op de Synthesize-opsje yn it finster fan Design Flow, en selektearje Iepenje ynteraktyf. It Synthesis-finster toant it Synplify®-projekt.
2. Klikje op it Run ikoan.
   Noat: Foar RTG4 is d'r in warskôging foar fermindere eveneminten (SET), dy't kin wurde negearre, om't dizze IP allinich brûkt wurdt foar ûntwikkelingsdoelen en sil net brûkt wurde yn in stralingsomjouwing.

Plak-en-rûte yn Libero

Sadree't synteze is foltôge, klikje jo op it plak en rûte-ikoan yn Libero SoC om it pleatsingsproses te begjinnen.

Apparaat Programming

As de UJAG_SEC-funksje wurdt brûkt en EN_SEC wurdt befoardere ta in poarte op it heechste nivo (apparaatynput pin), moatte jo tagong krije ta de Ynstelle I/O-steaten tidens JTAG Programmearring seksje fan Program Design yn de Libero flow en soargje derfoar dat de I/0 State (Allinnich útfier) ​​foar de EN_SEC haven is ynsteld op 1.

Dizze konfiguraasje is nedich om tagong te hâlden ta de JTAG haven foar apparaat reprogramming, omdat de definiearre Boundary Scan Register (BSR) wearde oerskriuwt alle eksterne logika nivo op EN_SEC tidens reprogramming.

Systeem Yntegraasje

De folgjende seksjes beprate de systeemyntegraasje-relatearre ynformaasje.

Systeemnivo-ûntwerp foar IGLOO2 / RTG4

De folgjende figuer toant de ûntwerpeasken om JTAG debuggen fan in softcore-prosessor, lizzend yn 'e stof fan SoftConsole nei de JTAG ynterface foar IGLOO2- en RTG4-apparaten.
figuer 5-1. RTG4/IGLOO2 JTAG Debug Design

Systeemnivo-ûntwerp foar SmartFusion2

De folgjende figuer toant de ûntwerpeasken om JTAG debuggen fan in softcore-prosessor, lizzend yn stof fan SoftConsole nei de JTAG ynterface foar SmartFusion2 apparaten.
figuer 5-2. SmartFusion2 JTAG Debug Design

UJTAG_SEC

Foar de PolarFire-famylje fan apparaten lit dizze release de brûker kieze tusken UJTAG en UJTAG_SEC, de UJTAG_SEC_EN parameter yn 'e GUI sil brûkt wurde om te selektearjen hokker ien is winske.

De folgjende figuer lit in ienfâldige diagram sjen dat de fysike ynterfaces fan UJ fertsjintwurdigetTAG/UJTAG_SEC yn PolarFire.

figuer 5-3. PolarFire UJTAG_SEC Makro

Design beheinings

De ûntwerpen mei CoreJTAGDebug fereasket dat de applikaasje de beheiningen folget, yn 'e ûntwerpstream, om timinganalyse te brûken op it TCK-klokdomein.

Om de beheiningen ta te foegjen:

1. As de Enhanced Constraint-stream yn Libero v11.7 of heger wurdt brûkt, dûbelklikje Beheiningen > Beheiningen beheare yn it DesignFlow-finster en klikje op it ljepblêd Timing.
2. Klikje yn it ljepblêd Timing fan it finster fan Constraint Manager op Nij om in nije SDC te meitsjen file, en neam de file. De ûntwerpbeperkingen omfetsje de klokboarnebeperkingen dy't kinne wurde ynfierd yn dizze lege SDC file.
3. As de Classic Constraint streamt yn Libero v11.7 of heger wurdt brûkt, klik dan mei de rjochter-klik op Create Constraints > Timing Constraint, yn it finster fan Design Flow, en klik dan op Create New Constraint. It makket in nije SDC file. It ûntwerp beheinings omfiemet de klok boarne beheinings, dat wurdt ynfierd yn dizze lege SDC file.
4. Berekkenje de TCK perioade en heale perioade. TCK is ynsteld op 6 MHz as debuggen wurdt dien mei FlashPro, en is ynsteld op in maksimum frekwinsje fan 30 MHz as debuggen wurdt stipe troch FlashPro5. Neidat jo dizze stap foltôge hawwe, fier de folgjende beheiningen yn yn 'e SDC file:
   create_clock -namme {TCK} \
   • perioade TCK_PERIOD \
   • waveform {0 TCK_HALF_PERIOD} \ [get_ports {TCK}] Foar bgl.ample, de folgjende beheinings wurdt tapast foar in ûntwerp dat brûkt in TCK frekwinsje fan 6 MHz.
     create_clock -namme {TCK} \
   • perioade 166.67 \
   • waveform {0 83.33} \[get_ports {TCK}]
5. Assosiearje alle beheiningen files mei de Synthesis, Place-and-Route, en Timing Ferifikaasje stages yn de Beheiningsbehearder > tabblêd timing. Dit wurdt foltôge troch de relatearre karfakjes foar de SDC te selektearjen files wêryn de beheiningen waarden ynfierd

Revision Skiednis

Port Namme	Breedte	Rjochting	Beskriuwing
JTAG TAP havens
TDI	1	Ynfier	Testgegevens yn. Serial gegevens ynfier fan TAP.
TCK	1	Ynfier	Testklok. Klok boarne nei alle opfolgjende eleminten binnen CoreJTAGDebug.
TMS	1	Ynfier	Testmodus Selektearje.
TDO	1	Utfier	Testgegevens út. Serial data útfier nei TAP.
TRSTB	1	Ynfier	Test Reset. Aktive leech weromsette ynfier fan TAP.
JTAG Doel X Ports
TGT_TDO_x	1	Ynfier	Test gegevens út debug doel x nei de TAP. Ferbine mei de doel TDO haven.
TGT_TCK_x	1	Utfier	Test Klokútfier om doel x te debuggen. TCK wurdt promovearre ta in globale, lege skew net yntern binnen CoreJTAGDebug.
TGT_TRST_x	1	Utfier	Aktive-High Test Reset. Allinnich brûkt as TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Utfier	Aktyf-Low Test Reset. Allinnich brûkt as TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Utfier	Testmodus Selektearje útfier om doel x te debuggen.
TGT_TDI_x	1	Utfier	Testgegevens yn. Serial gegevens ynfier fan debug doel x.
UJTAG_BYPASS_TCK_x	1	Ynfier	Test de klokynfier om doel x te debuggen fan GPIO-pin.
UJTAG_BYPASS_TMS_x	1	Ynfier	Testmodus Selektearje om doel x te debuggen fan GPIO-pin.
UJTAG_BYPASS_TDI_x	1	Ynfier	Test Data In, Serial data te debuggen doel x út GPIO pin.
UJTAG_BYPASS_TRSTB_x	1	Ynfier	Test Reset. Weromsette ynfier foar debug doel x fan GPIO pin.
UJTAG_BYPASS_TDO_x	1	Utfier	Test Data Out, Serial gegevens fan debug doel x út GPIO pin.
SEC Ports
EN_SEC	1	Ynfier	Aktivearret Feiligens. Stelt it brûkersûntwerp yn om de eksterne TDI- en TRSTB-ynput nei de TAP te oerskriuwen.Foarsichtigens: Wês foaral foarsichtich by it ferbinen fan dizze poarte. Sjoch de notysje hjirûnder en Apparaatprogrammearring foar mear details.
TDI_SEC	1	Ynfier	TDI Feiligens oerskriuwe. Oerskriuwt de eksterne TDI-ynfier nei de TAP as EN_SEC HIGH is.
TRSTB_SEC	1	Ynfier	TRSTB Feiligens oerskriuwe. Oerskriuwt de eksterne TRSTB-ynfier nei de TAP as SEC_EN HIGH is.
UTRSTB	1	Utfier	Test Reset Monitor
UTMS	1	Utfier	Testmodus Selektearje Monitor

De mikrochip Website

Microchip biedt online stipe fia ús website at www.microchip.com/. Dit website wurdt brûkt om te meitsjen files en ynformaasje maklik beskikber foar klanten. Guon fan 'e beskikbere ynhâld omfettet:

• Produkt Support - Gegevensblêden en errata, applikaasjenotysjes en sample programma's, ûntwerpboarnen, brûkershantliedingen en hardware-stipedokuminten, lêste softwarereleases en argivearre software
• Algemiene technyske stipe - Faak stelde fragen (FAQ's), oanfragen foar technyske stipe, online diskusjegroepen, lidlist fan lidmaatskip fan Microchip-ûntwerppartners
• It bedriuw Microchip - Produktseleksje- en bestelgidsen, lêste Microchip-parseberjochten, list fan seminars en eveneminten, listings fan Microchip-ferkeapkantoaren, distributeurs en fabryksfertsjintwurdigers

Produkt Change Notification Service

Microchip's notifikaasjetsjinst foar produktferoaring helpt klanten op 'e hichte te hâlden oer Microchip-produkten. Abonnees sille e-postnotifikaasje krije as d'r feroarings, updates, ferzjes of errata binne relatearre oan in spesifisearre produktfamylje of ûntwikkelingsark fan belang.

Om te registrearjen, gean nei www.microchip.com/pcn en folgje de registraasje ynstruksjes Customer Support  Brûkers fan Microchip-produkten kinne help krije fia ferskate kanalen:

• Distributeur of fertsjintwurdiger
• Lokaal Sales Office
• Embedded Solutions Engineer (ESE) Technyske stipe Klanten moatte kontakt opnimme mei har distributeur, fertsjintwurdiger of ESE foar stipe. Lokale ferkeapkantoaren binne ek beskikber om klanten te helpen. In list fan ferkeapkantoaren en lokaasjes is opnommen yn dit dokumint.

Technyske stipe is beskikber fia de webside op: www.microchip.com/support

Microchip Apparaten Code Protection Feature

Notysje de folgjende details fan 'e koadebeskermingsfunksje op Microchip-apparaten:

• Microchip produkten foldogge oan de spesifikaasjes befette yn harren bysûndere Microchip Data Sheet.
• Microchip is fan betinken dat syn famylje fan produkten feilich is as se brûkt wurde op 'e bedoelde manier en ûnder normale omstannichheden.
• D'r wurde ûnearlike en mooglik yllegale metoaden brûkt yn besykjen om de koadebeskermingsfunksjes fan 'e Microchip-apparaten te brekken. Wy leauwe dat dizze metoaden nedich binne om de Microchip-produkten te brûken op in manier bûten de bedriuwsspesifikaasjes befette yn Microchip's Data Sheets. Pogingen om dizze funksjes foar koadebeskerming te brekken, kinne nei alle gedachten net wurde útfierd sûnder ynbreuk op de yntellektuele eigendomsrjochten fan Microchip.
• Microchip is ree om te wurkjen mei elke klant dy't soargen is oer de yntegriteit fan syn koade.
• Noch Microchip noch in oare semiconductor fabrikant kin garandearje de feiligens fan syn koade. Koadebeskerming betsjut net dat wy garandearje dat it produkt "ûnbrekber" is. Koadebeskerming is konstant yn ûntwikkeling. Wy by Microchip sette ús yn om de koadebeskermingsfunksjes fan ús produkten kontinu te ferbetterjen. Pogingen om de koadebeskermingsfunksje fan Microchip te brekken kinne in oertreding wêze fan 'e Digital Millennium Copyright Act. As sokke hannelingen sûnder foech tagong ta jo software of oar auteursrjochtlik beskerme wurk tastean, kinne jo it rjocht hawwe om te rjochtsjen foar reliëf ûnder dy Wet.

Juridyske Notysje

Ynformaasje befette yn dizze publikaasje wurdt levere foar it ienige doel fan it ûntwerpen mei en it brûken fan Microchip produkten. Ynformaasje oangeande apparaatapplikaasjes en sa wurdt allinich foar jo gemak levere en kin ferfongen wurde troch updates. It is jo ferantwurdlikens om te soargjen dat jo applikaasje foldocht oan jo spesifikaasjes.
DIT YNFORMAASJE WORDT LJOCHT FAN MICROCHIP "AS IS". MICROCHIP MAKET GJIN FRESENTASJES
OF GARANTIES OF ELKE SOART, SY EKSPRESJE OF YNPLISJE, SKRIFTLIK OF Mûnling, STATUTORY
OF oars, FERGESE AAN DE YNFORMAASJE INKLUDERENDE MAAR NET BEPERKTE TOT ELKE IMPLYISJE
GARANTIES FAN NON-INFRRINGEMENT, FERKANTHEID EN GESCHIKTHEID FOAR IN BEPAAL DOEL OF GARANTIES FERGESE AAN DE BEDSTAND, KWALITEIT OF PERFORMANCE. YN GEEN GEVAL SIL MICROCHIP AANSPRAKELIJK Wêze FOAR ELKE INDIREKTE, SPESIALE, PUNITIVE, INSIDENTELE OF GEVOLGLIKE FERLIERS, SKADE, KOSTEN OF UITGAVEN FAN ELKE SOART WAT HÊT HÊT HÊT OP DE YNFORMAASJE OF GEBRUK DÊR GEBRUIK, HÛÛÛKLIK FERGESE FAN, EVENTS, OF DE SKADES binne foarsjoenber. FAN DE FOLLE MATE DAT BY DE WET tastien is, sil MICROCHIP'S TOTALE AANSPRAKELIJKHEID OP ALLE EIDERINGEN OP ELKE MANIER FERGESE AAN DE YNFORMAASJE OF SY GEBRUK NET it BELANG FAN FERGESE HEBBEN DAT JO DIREKTE FOAR DE MICROCHIP BETAALD HAVEN. Gebrûk fan Microchip-apparaten yn libbensstipe- en / of feiligensapplikaasjes is folslein op it risiko fan 'e keaper, en de keaper stimt yn om Microchip te ferdigenjen, te beskermjen en harmless te hâlden fan alle skea, oanspraken, suits of útjeften dy't fuortkomme út sa'n gebrûk. Gjin lisinsjes wurde oerbrocht, ymplisyt of oars, ûnder alle Microchip yntellektuele eigendomsrjochten, útsein as oars oanjûn.

AMERIKA	ASIA / PASIFIC	ASIA / PASIFIC	EUROPA
Corporate Office2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Faks: 480-792-7277Technyske stipe: www.microchip.com/support Web Adres: www.microchip.com AtlantaDuluth, GATel: 678-957-9614Faks: 678-957-1455Austin, TXTel: 512-257-3370Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071Faks: 630-285-0075DallasAddison, TXTel: 972-818-7423Faks: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TXTel: 281-894-5983Indianapolis Noblesville, IN Tel: 317-773-8323Faks: 317-773-5453Tel: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608Tel: 951-273-7800Raleigh, NCTel: 919-844-7510New York, NYTel: 631-435-6000San Jose, CATel: 408-735-9110Tel: 408-436-4270Kanada - TorontoTel: 905-695-1980 Fax: 905-695-2078	Austraalje - SydneyTel: 61-2-9868-6733Sina - PekingTel: 86-10-8569-7000Sina - ChengduTel: 86-28-8665-5511Sina - ChongqingTel: 86-23-8980-9588Sina - DongguanTel: 86-769-8702-9880Sina - GuangzhouTel: 86-20-8755-8029Sina - HangzhouTel: 86-571-8792-8115Sina - Hong Kong SARTel: 852-2943-5100Sina - NanjingTel: 86-25-8473-2460Sina - QingdaoTel: 86-532-8502-7355Sina - ShanghaiTel: 86-21-3326-8000Sina - ShenyangTel: 86-24-2334-2829Sina - ShenzhenTel: 86-755-8864-2200Sina - SuzhouTel: 86-186-6233-1526Sina - WuhanTel: 86-27-5980-5300Sina - XianTel: 86-29-8833-7252Sina - XiamenTel: 86-592-2388138Sina - ZhuhaiTel: 86-756-3210040	Yndia - BangaloreTel: 91-80-3090-4444Yndia - Nij-DelhiTel: 91-11-4160-8631Yndia - PuneTel: 91-20-4121-0141Japan - OsakaTel: 81-6-6152-7160Japan - TokioTel: 81-3-6880-3770Korea - DaeguTel: 82-53-744-4301Korea - SeoulTel: 82-2-554-7200Maleizje - Kuala LumpurTel: 60-3-7651-7906Maleizje - PenangTel: 60-4-227-8870Filipinen - ManilaTel: 63-2-634-9065SingapoerTel: 65-6334-8870Taiwan - Hsin ChuTel: 886-3-577-8366Taiwan - KaohsiungTel: 886-7-213-7830Taiwan - TaipeiTel: 886-2-2508-8600Tailân - BangkokTel: 66-2-694-1351Fietnam - Ho Chi MinhTel: 84-28-5448-2100	Eastenryk - WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Denemarken - KopenhagenTel: 45-4485-5910Fax: 45-4485-2829Finlân - EspooTel: 358-9-4520-820Frankryk - ParysTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Dútslân - GarchingTel: 49-8931-9700Dútslân - HaanTel: 49-2129-3766400Dútslân - HeilbronnTel: 49-7131-72400Dútslân - KarlsruheTel: 49-721-625370Dútslân - MünchenTel: 49-89-627-144-0Fax: 49-89-627-144-44Dútslân - RosenheimTel: 49-8031-354-560Israel - Ra'ananaTel: 972-9-744-7705Itaalje - MilaanTel: 39-0331-742611Fax: 39-0331-466781Itaalje - PaduaTel: 39-049-7625286Nederlân – DrunenTel: 31-416-690399Fax: 31-416-690340Noarwegen - TrondheimTel: 47-72884388Poalen - WarsjauTel: 48-22-3325737Roemenië - BoekarestTel: 40-21-407-87-50Spanje - MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Sweden - GöteborgTel: 46-31-704-60-40Sweden - StockholmTel: 46-8-5090-4654UK - WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820

Dokuminten / Resources

Microchip Technology CoreJTAGDebug Prozessoren [pdf] Brûkersgids CoreJTAGDebug Prozessoren, CoreJTAGDebug, Prozessoren

Referinsjes

• User Manual