Microchip Technology Core JTAG Brugervejledning til fejlretning af processorer

Indledning

Core JTAG Debug v4.0 letter forbindelsen af ​​Joint Test Action Group (JTAG) kompatible soft core-processorer til JTAG TAP eller General Purpose Input/Output (GPIO) ben til fejlretning. Denne IP-kerne letter debugging af maksimalt 16 soft core-processorer inden for en enkelt enhed, og understøtter også fejlfinding af processorer på fire separate enheder over GPIO.

Funktioner

CoreJTAGDebug har følgende nøglefunktioner:

• Giver stoffet adgang til JTAG grænseflade gennem JTAG TAP.
• Giver stoffet adgang til JTAG interface gennem GPIO-benene.
• Konfigurerer IR-kodeunderstøttelse for JTAG tunnelering.
• Understøtter sammenkædning af flere enheder gennem JTAG TAP.
• Understøtter multi-processor debugging.
• Fremmer separate ur- og nulstillingssignaler til ruteressourcerne med lav skævhed.
• Understøtter både aktiv-lav og aktiv-høj målnulstilling.
• Støtter JTAG Sikkerhedsmonitorgrænseflade (UJTAG_SEC) for PolarFire-enheder.

Kerneversion
Dette dokument gælder for CoreJTAGFejlretning v4.0

Støttede familier

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• SmartFusion
• ProASIC3/3E/3L
• IGLOO
• IGLOOe/+

Enhedsudnyttelse og ydeevne

Udnyttelses- og ydeevnedata er angivet i følgende tabel for de understøttede enhedsfamilier. Dataene i denne tabel er kun vejledende. Den overordnede enhedsudnyttelse og ydeevne af kernen er systemafhængig.
Tabel 1. Enhedsudnyttelse og ydeevne

Familie	Fliser sekventiel	kombinatorisk	Total	Udnyttelse Enhed	Total %	Ydeevne (MHz)
PolarFire	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
SmartFusion 2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
SmartFusion	17	151	4608	A2F200M3F	3.65	63.53
IGLOO	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Note: Data i denne tabel blev opnået ved hjælp af Verilog RTL med typiske syntese- og layoutindstillinger på -1 dele. Parametre eller generiske parametre på øverste niveau blev efterladt som standardindstillinger.

Funktionsbeskrivelse

CoreJTAGDebug bruger UJTAG hård makro for at give adgang til JTAG interface fra FPGA-stoffet. UJTAG hård makro letter tilslutning til output fra MSS- eller ASIC TAP-controlleren fra stoffet. Kun én forekomst af UJTAG makro er tilladt i stoffet.
Figur 1-1. CoreJTAGDebug blokdiagram

CoreJTAGDebug indeholder en instansiering af uj_jtag tunnelcontroller, som implementerer en JTAG tunnelcontroller for at lette JTAG tunneling mellem en FlashPro-programmør og en softcore-målprocessor. Softcore-processoren er forbundet via den dedikerede FPGA's JTAG interface ben. IR-scanninger fra JTAG grænsefladen er utilgængelige i FPGA-stoffet. Derfor er tunnelprotokollen påkrævet for at lette IR- og DR-scanninger til debug-målet, som understøtter industristandarden JTAG interface. Tunnelcontrolleren afkoder tunnelpakken, der er overført som en DR-scanning og genererer en resulterende IR- eller DR-scanning, baseret på indholdet af tunnelpakken og indholdet af IR-registret leveret gennem UIREG. Tunnelcontrolleren afkoder også tunnelpakken, når indholdet af IR-registret matcher dens IR-kode.

Figur 1-2. Tunnel Packet Protocol

En konfigurationsparameter giver konfiguration af den IR-kode, der bruges af tunnelcontrolleren. For at lette fejlfindingen af ​​flere softcore-processorer i et enkelt design, kan antallet af tunnelcontrollere, der instansieres, konfigureres fra 1-16, hvilket giver en JTAG kompatibel grænseflade til hver målprocessor. Disse målprocessorer kan hver især adresseres gennem en unik IR-kode, der er indstillet på instansieringstidspunktet.

En CLKINT- eller BFR-buffer instantieres på TGT_TCK-linjen i hver målprocessor-fejlretningsgrænseflade.

URSTB-linjen fra UJTAG makro (TRSTB) forfremmes til en global ressource inden for CoreJTAGFejlfinde. En valgfri inverter er placeret på TGT_TRST-linjen i CoreJTAGDebug for forbindelse til et debug-mål, som derefter forventes at være forbundet til en aktiv-høj nulstillingskilde. Det konfigureres, når det antages, at det indkommende TRSTB-signal fra JTAG TAP er aktiv lav. Hvis denne konfiguration kræver et eller flere debug-mål, vil en yderligere global routing-ressource blive brugt.

URSTB-linjen fra UJTAG makro (TRSTB) forfremmes til en global ressource inden for CoreJTAGFejlfinde. En valgfri inverter er placeret på TGT_TRST-linjen i CoreJTAGDebug for forbindelse til et debug-mål, som derefter forventes at være forbundet til en aktiv-høj nulstillingskilde. Det konfigureres, når det antages, at det indkommende TRSTB-signal fra JTAG TAP er aktiv lav. TGT_TRSTN er standard aktive lave output for fejlretningsmålet. Hvis denne konfiguration kræver et eller flere debug-mål, vil en yderligere global routing-ressource blive brugt.

Figur 1-3. CoreJTAGFejlfinding af serielle data og ur

Enhedskæde

Se brugervejledningerne til FPGA-programmering for det specifikke udviklingskort eller -familie. Hvert udviklingstavle kan arbejde på forskellige voltages, og du kan vælge at verificere, om det er muligt med deres udviklingsplatforme. Hvis du bruger flere udviklingstavler, skal du også sikre dig, at de deler et fælles grundlag.

Gennem FlashPro Header
For at understøtte kæden af ​​flere enheder i stoffet ved hjælp af FlashPro-headeren, flere forekomster af uj_jtag er krævet. Denne version af kernen giver adgang til maksimalt 16 kerner uden behov for manuelt at instansiere uj_jtag. Hver kerne har en unik IR-kode (fra 0x55 til 0x64), som giver adgang til den specifikke kerne, der matcher ID-koden.

Figur 1-4. Flere processorer i en enkelt enhed Enkelt enhed

For at bruge CoreJTAGFejlfinding på tværs af flere enheder, en af ​​enhederne skal blive master. Denne enhed indeholder CoreJTAGDebug kerne. Hver processor forbindes derefter som følger:
Figur 1-5. Flere processorer på tværs af to enheder

For at fejlsøge en kerne på et andet bræt, skal JTAG signaler fra CoreJTAGDebug forfremmes til topniveau-stifter i SmartDesign. Disse forbindes derefter til JTAG signaler direkte på processoren.
Note: En CoreJTAGDebug, i det andet borddesign, er valgfrit Bemærk, at UJ_JTAG makro og FlashPro-headeren er ubrugte i det andet borddesign.

For at vælge en processor til fejlretning i SoftConsole skal du klikke på fejlfindingskonfigurationerne og derefter klikke på fanen Debugger.

Kommandoen, vist i det følgende billede, udføres.

Figur 1-6. Debugger-konfiguration UJ_JTAG_IRCODE

UJ_JTAG_IRCODE kan ændres afhængigt af hvilken processor du fejlretter. F.eksample: at fejlsøge en processor i Device 0, UJ_JTAG_IRCODE kan indstilles til 0x55 eller 0x56.

Gennem GPIO
For at fejlfinde over GPIO skal parameteren UJTAG _BYPASS er valgt. En og fire kerner kan fejlsøges over GPIO-headere eller -ben. For at køre en fejlretningssession ved hjælp af GPIO'er fra SoftConsole v5.3 eller nyere, skal fejlfindingskonfigurationen konfigureres som følger:
Figur 1-7. Debugger konfiguration GPIO

Note: Hvis du fejlretter over GPIO, kan du ikke samtidig fejlsøge processoren gennem FlashPro Header eller Embedded FlashPro5 på udviklingskortene. F.eksample: FlashPro Header eller Embedded FlashPro5 er tilgængelige for at lette debug ved hjælp af Identify eller SmartDebug.
Figur 1-8. Fejlretning over GPIO-pins

Device Chaining via GPIO Pins
For at understøtte kæden af ​​flere enheder gennem GPIO, er UJTAG_BYPASS parameter skal vælges. Derefter kan TCK-, TMS- og TRSTb-signalerne forfremmes til porte på topniveau. Alle målprocessorer har TCK, TMS og TRSTb. Disse er ikke vist nedenfor.
Figur 1-9. Enhedskæde gennem GPIO-stifter

I en grundlæggende JTAG kæde, forbinder en processors TDO til en anden processors TDI, og den fortsætter, indtil alle processorer er kædet sammen på denne måde. TDI for den første processor og TDO for den sidste processor forbindes til JTAG programmør kæder alle processorerne sammen. Den JTAG signaler fra processorerne dirigeres til CoreJTAGDebug, hvor de kan kædes sammen. Hvis kæden på tværs af flere enheder er fuldført, vil enheden med CoreJTAGDebug bliver hovedenheden.

I et GPIO-fejlretningsscenarie, hvor en IR-kode ikke er allokeret til hver processor, bruges et modificeret OpenOCD-script til at vælge, hvilken enhed der fejlsøges. Et OpenOCD-script ændres for at vælge, hvilken enhed der skal fejlfindes. For et Mi-V-design er file findes på SoftConsole-installationsstedet under openocd/scripts/board/microsemi-riscv.cfg. For de andre processorer er files findes på samme openocd-placering.
Note:  Fejlfindingskonfigurationsindstillingerne skal også opdateres, hvis file er omdøbt

Figur 1-10. Debug konfiguration

Åbn brugernavn-riscv-gpio-chain.cfg, følgende er et examphvad der skal ses:

Figur 1-11. MIV-konfiguration File

Følgende indstillinger virker for en enkelt enhed, der fejlfinder over GPIO. For at fejlfinde en kæde, skal der tilføjes yderligere kommandoer, så de enheder, der ikke fejlfindes, sættes i bypass-tilstand.

For to processorer i en kæde er følgende sample kommando udføres:

Dette tillader fejlfinding af Target softcore Processor 1 ved at sætte Target softcore Processor 0 i bypass-tilstand. For at fejlsøge Target softcore Processor 0, bruges følgende kommando:

Note:  Den eneste forskel mellem disse to konfigurationer er, at kilden, som kalder Microsemi RISCV-konfigurationen file (microsemi-riscv.cfg) kommer enten først ved fejlretning af Target softcore-processor 0, eller andet ved fejlretning af Target Softcore-processor 1. For mere end to enheder i kæden, yderligere jtag newtaps tilføjes. F.eksample, hvis der er tre processorer i en kæde, bruges følgende kommando:

Figur 1-12. EksampFejlretningssystemet

Interface

De følgende afsnit diskuterer grænsefladerelateret information.

Konfigurationsparametre

Konfigurationsmulighederne for CoreJTAGDebug er beskrevet i følgende tabel. Hvis en anden konfiguration end standarden er påkrævet, skal du bruge dialogboksen Konfiguration i SmartDesign til at vælge de relevante værdier for de konfigurerbare muligheder.
Tabel 2-1. CoreJTAGFejlfindingskonfigurationsindstillinger

Navn	Gyldigt interval	Misligholdelse	Beskrivelse
NUM_DEBUG_TGTS	1-16	1	Antallet af tilgængelige debug-mål gennem FlashPro (UJTAG_DEBUG = 0) er 1-16. Antallet af tilgængelige debug-mål gennem GPIO (UJTAG_DEBUG = 1) er 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR-kode, én pr. debug-mål. Den angivne værdi skal være unik for dette fejlretningsmål. Tunnelcontrolleren, der er knyttet til denne debug-målgrænseflade, driver kun TDO og driver målfejlretningsgrænsefladen, når indholdet af IR-registret matcher denne IR-kode.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x-output er forbundet til en global form af UJ'ens aktiv-lave URSTB-udgangTAG makro.1: TGT_TRST-output er internt forbundet til en global inverteret form af UJ'ens aktiv-lave URSTB-udgangTAG makro. En ekstra global routingressource forbruges, hvis denne parameter er sat til 1 for ethvert fejlretningsmål.
UJTAG_BYPASS	0-1	0	0: GPIO Debug er deaktiveret, Debug er tilgængelig via FlashPro Header eller Embedded FlashPro5.1: GPIO Debug er aktiveret, Debug er tilgængelig via en bruger valgt GPIO pins på kortet.Note:  Når fejlretningen udføres gennem GPIO, udføres følgende fejlretningskommando i SoftConsole-fejlfindingsindstillingerne: "—kommando "set FPGA_TAP N"".
UJTAG_SEC_DA	0-1	0	0: UJTAG makro er valgt, hvis UJTAG_BYPASS = 0. 1: UJTAG_SEC makro er valgt, hvis UJTAG_BYPASS= 0.Note:  Denne parameter gælder kun for PolarFire. Det vil sige, FAMILIE = 26.

Signalbeskrivelser
Følgende tabel viser signalbeskrivelserne for CoreJTAGFejlfinding.
Tabel 2-2. CoreJTAGDebug I/O-signaler

Navn	Gyldigt interval	Misligholdelse	Beskrivelse
NUM_DEBUG_TGTS	1-16	1	Antallet af tilgængelige debug-mål gennem FlashPro (UJTAG_DEBUG = 0) er 1-16. Antallet af tilgængelige debug-mål gennem GPIO (UJTAG_DEBUG = 1) er 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR-kode, én pr. debug-mål. Den angivne værdi skal være unik for dette fejlretningsmål. Tunnelcontrolleren, der er knyttet til denne debug-målgrænseflade, driver kun TDO og driver målfejlretningsgrænsefladen, når indholdet af IR-registret matcher denne IR-kode.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x-output er forbundet til en global form af UJ'ens aktiv-lave URSTB-udgangTAG makro.1: TGT_TRST-output er internt forbundet til en global inverteret form af UJ'ens aktiv-lave URSTB-udgangTAG makro. En ekstra global routingressource forbruges, hvis denne parameter er sat til 1 for ethvert fejlretningsmål.
UJTAG_BYPASS	0-1	0	0: GPIO Debug er deaktiveret, Debug er tilgængelig via FlashPro Header eller Embedded FlashPro5.1: GPIO Debug er aktiveret, Debug er tilgængelig via en bruger valgt GPIO pins på kortet.Note:  Når fejlretningen udføres gennem GPIO, udføres følgende fejlretningskommando i SoftConsole-fejlfindingsindstillingerne: "—kommando "set FPGA_TAP N"".
UJTAG_SEC_DA	0-1	0	0: UJTAG makro er valgt, hvis UJTAG_BYPASS = 0. 1: UJTAG_SEC makro er valgt, hvis UJTAG_BYPASS= 0.Note:  Denne parameter gælder kun for PolarFire. Det vil sige, FAMILIE = 26.

Bemærkninger:

• Alle signaler i JTAG Listen over TAP-porte ovenfor skal forfremmes til porte på topniveau i SmartDesign.
• SEC-portene er kun tilgængelige, når UJTAG_SEC_EN er aktiveret gennem CoreJTAGDebug's konfigurations-GUI.
• Vær særlig forsigtig, når du tilslutter EN_SEC-indgangen. Hvis EN_SEC forfremmes til en port på øverste niveau (enhedsindgangspin), skal du få adgang til Konfigurer I/O-tilstande under JTAG Programmeringssektion af Program Design i Libero-flowet, og sørg for, at I/0-tilstanden (kun output) for EN_SEC-porten er indstillet til 1.

Registrer kort og beskrivelser

Der er ingen registre for CoreJTAGFejlfinding.

Værktøjsflow

De følgende afsnit diskuterer information om værktøjsflow.

Licens

Der kræves ikke en licens for at bruge denne IP Core med Libero SoC.

RTL
Komplet RTL-kode leveres til kernen og testbænkene, hvilket gør det muligt at instansiere kernen med SmartDesign. Simulering, syntese og layout kan udføres i Libero SoC.

SmartDesign
En eksample instansieret view af CoreJTAGDebug er vist i følgende figur. For mere information om brug af SmartDesign til at instansiere og generere kerner, se Brug af DirectCore i Libero® SoC Brugervejledning.
Figur 4-1. SmartDesign CoreJTAGFejlfindingsforekomst View ved hjælp af JTAG Overskrift

Figur 4-2. SmartDesign CoreJTAGDebug forekomst ved hjælp af GPIO-pins

Konfiguration af CoreJTAGDebug i SmartDesign

Kernen konfigureres ved hjælp af konfigurations-GUI i SmartDesign. En eksample af GUI er vist i den følgende figur.
Figur 4-3. Konfiguration af CoreJTAGDebug i SmartDesign

For PolarFire, UJTAG_SEC vælger UJTAG_SEC makro i stedet for UJTAG makro når UJTAG_BYPASS er deaktiveret. Det ignoreres for alle andre familier.
Antallet af debug-mål kan konfigureres op til 16 debug-mål med UJTAG_BYPASS deaktiveret og op til 4 debug-mål, med UJTAG_BYPASS aktiveret.
UJTAG_BYPASS vælger fejlretning gennem UJTAG og FlashPro-headeren og fejlfinding gennem GPIO-stifter.
Target # IR-koden er JTAG IR-kode givet til debug-målet. Dette skal være en unik værdi inden for det område, der er angivet i Tabel 2-1.

Simuleringsflows

En brugertestbænk er forsynet med CoreJTAGFejlfinde. Sådan kører du simuleringer:

1. Vælg brugertestbench-flowet i SmartDesign.
2. Klik på Gem og generer i ruden Generer. Vælg brugerens testbench fra Core Configuration GUI.

Når SmartDesign genererer Libero-projektet, installerer det brugerens testbænk files. Sådan kører du brugertestbench:

1. Indstil designroden til CoreJTAGFejlfinding af instansiering i Libero-designhierarkiruden.
2. Klik på Bekræft præsyntetiseret design > Simuler i Libero Design Flow-vinduet. Dette starter ModelSim og kører automatisk simuleringen.

Syntese i Libero

Sådan kører du Synthesis:

1. Klik på Synthesize-ikonet i Libero SoC Design Flow-vinduet for at syntetisere kernen. Alternativt kan du højreklikke på Synthesize-indstillingen i Design Flow-vinduet og vælge Åbn interaktivt. Syntese-vinduet viser Synplify®-projektet.
2. Klik på Kør-ikonet.
   Note: For RTG4 er der en event transient (SET) afdæmpet advarsel, som kan ignoreres, da denne IP kun bruges til udviklingsformål og ikke vil blive brugt i et strålingsmiljø.

Place-and-Route i Libero

Når syntesen er afsluttet, skal du klikke på ikonet Sted og rute i Libero SoC for at starte placeringsprocessen.

Enhedsprogrammering

Hvis UJAG_SEC-funktionen bruges, og EN_SEC forfremmes til en port på øverste niveau (enhedsindgangspin), skal du få adgang til Konfigurer I/O-tilstande under JTAG Programmeringssektion af Program Design i Libero-flowet, og sørg for, at I/0-tilstanden (kun output) for EN_SEC-porten er indstillet til 1.

Denne konfiguration er nødvendig for at bevare adgangen til JTAG port til enhedsomprogrammering, fordi den definerede Boundary Scan Register-værdi (BSR) tilsidesætter ethvert eksternt logisk niveau på EN_SEC under omprogrammering.

Systemintegration

De følgende afsnit diskuterer systemintegrationsrelaterede oplysninger.

Systemniveaudesign til IGLOO2/RTG4

Følgende figur viser designkravene til at udføre JTAG fejlretning af en softcore-processor, placeret i stoffet fra SoftConsole til JTAG interface til IGLOO2 og RTG4 enheder.
Figur 5-1. RTG4/IGLOO2 JTAG Debug design

Systemniveaudesign til SmartFusion2

Følgende figur viser designkravene til at udføre JTAG fejlretning af en softcore-processor, placeret i stof fra SoftConsole til JTAG interface til SmartFusion2-enheder.
Figur 5-2. SmartFusion2 JTAG Debug design

UJTAG_SEC

For PolarFire-familien af ​​enheder giver denne udgivelse brugeren mulighed for at vælge mellem UJTAG og UJTAG_SEC, UJTAG_SEC_EN parameter i GUI'en vil blive brugt til at vælge, hvilken der ønskes.

Den følgende figur viser et simpelt diagram, der repræsenterer UJs fysiske grænsefladerTAG/UJTAG_SEC i PolarFire.

Figur 5-3. PolarFire UJTAG_SEC makro

Design begrænsninger

Designene med CoreJTAGDebug kræver, at applikationen følger begrænsningerne i designflowet for at tillade, at timinganalyse kan bruges på TCK-urdomænet.

Sådan tilføjer du begrænsningerne:

1. Hvis Enhanced Constraint-flowet i Libero v11.7 eller nyere bruges, skal du dobbeltklikke på Constraints > Manage Constraints i DesignFlow-vinduet og klikke på fanen Timing.
2. På fanen Timing i vinduet Constraint Manager skal du klikke på Ny for at oprette en ny SDC file, og navngiv file. Designbegrænsningerne inkluderer urkildebegrænsningerne, der kan indtastes i denne tomme SDC file.
3. Hvis Classic Constraint flows i Libero v11.7 eller nyere bruges, skal du højreklikke på Create Constraints > Timing Constraint i vinduet Design Flow og derefter klikke på Create New Constraint. Det skaber en ny SDC file. Designbegrænsningerne inkluderer urkildebegrænsningerne, som er indtastet i denne tomme SDC file.
4. Beregn TCK-perioden og halvperiode. TCK er sat til 6 MHz, når debugging udføres med FlashPro, og er indstillet til en maksimal frekvens på 30 MHz, når debugging er understøttet af FlashPro5. Når du har fuldført dette trin, skal du indtaste følgende begrænsninger i SDC file:
   oprette_ur -navn { TCK } \
   • periode TCK_PERIOD \
   • bølgeform { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] F.eks.ample, anvendes følgende begrænsninger for et design, der bruger en TCK-frekvens på 6 MHz.
     oprette_ur -navn { TCK } \
   • periode 166.67 \
   • bølgeform { 0 83.33 } \ [ get_ports { TCK } ]
5. Tilknyt alle begrænsningerne files med Synthesis, Place-and-Route og Timing Verification stages i Constraint Manager > fanen Timing. Dette afsluttes ved at markere de relaterede afkrydsningsfelter for SDC files, hvori begrænsningerne blev indtastet

Revisionshistorie

Port navn	Bredde	Retning	Beskrivelse
JTAG TAP-porte
TDI	1	Input	Test data ind. Seriel datainput fra TAP.
TCK	1	Input	Test ur. Urkilde til alle sekventielle elementer i CoreJTAGFejlfinding.
TMS	1	Input	Vælg testtilstand.
TDO	1	Produktion	Test data ud. Seriel dataoutput til TAP.
TRSTB	1	Input	Test Reset. Aktiv lav nulstillingsinput fra TAP.
JTAG Mål X-porte
TGT_TDO_x	1	Input	Test data fra debug target x til TAP. Tilslut til mål-TDO-porten.
TGT_TCK_x	1	Produktion	Test ur-output for at fejlsøge mål x. TCK er forfremmet til et globalt, lavt skævt net internt i CoreJTAGFejlfinding.
TGT_TRST_x	1	Produktion	Active-High Test Reset. Bruges kun når TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Produktion	Nulstilling af aktiv-lav test. Bruges kun når TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Produktion	Testtilstand Vælg output for at fejlsøge mål x.
TGT_TDI_x	1	Produktion	Test data ind. Seriel data input fra debug target x.
UJTAG_BYPASS_TCK_x	1	Input	Test ur-input for at fejlsøge mål x fra GPIO-pin.
UJTAG_BYPASS_TMS_x	1	Input	Test Mode Vælg for at fejlsøge target x fra GPIO pin.
UJTAG_BYPASS_TDI_x	1	Input	Test data ind, seriel data for at fejlsøge target x fra GPIO pin.
UJTAG_BYPASS_TRSTB_x	1	Input	Test Reset. Nulstil input for at debug target x fra GPIO pin.
UJTAG_BYPASS_TDO_x	1	Produktion	Test data ud, seriel data fra debug target x fra GPIO pin.
SEC-havne
EN_SEC	1	Input	Aktiverer sikkerhed. Gør det muligt for brugerdesignet at tilsidesætte den eksterne TDI og TRSTB input til TAP.Forsigtighed: Vær særlig forsigtig, når du tilslutter denne port. Se bemærkningen nedenfor og Enhedsprogrammering for flere detaljer.
TDI_SEC	1	Input	TDI-sikkerhedstilsidesættelse. Tilsidesætter den eksterne TDI-input til TAP, når EN_SEC er HØJ.
TRSTB_SEC	1	Input	TRSTB Sikkerhedstilsidesættelse. Tilsidesætter den eksterne TRSTB-input til TAP, når SEC_EN er HØJ.
UTRSTB	1	Produktion	Test Reset Monitor
UTMS	1	Produktion	Testtilstand Vælg Monitor

Mikrochippen Webwebsted

Microchip yder online support via vores website kl www.microchip.com/. Dette website bruges til at lave files og information let tilgængelig for kunderne. Noget af det tilgængelige indhold inkluderer:

• Produktsupport – Datablade og errata, ansøgningsnotater og sample-programmer, designressourcer, brugervejledninger og hardwaresupportdokumenter, seneste softwareudgivelser og arkiveret software
• Generel teknisk support – Ofte stillede spørgsmål (FAQ), anmodninger om teknisk support, online diskussionsgrupper, medlemsliste for Microchip-designpartnerprogram
• Microchips virksomhed – Produktvælger- og bestillingsvejledninger, seneste Microchip-pressemeddelelser, oversigt over seminarer og arrangementer, lister over Microchip salgskontorer, distributører og fabriksrepræsentanter

Produktændringsmeddelelsesservice

Microchips underretningstjeneste for produktændringer hjælper med at holde kunderne opdateret på Microchip-produkter. Abonnenter vil modtage e-mail-meddelelser, når der er ændringer, opdateringer, revisioner eller fejl relateret til en specificeret produktfamilie eller udviklingsværktøj af interesse.

For at registrere, gå til www.microchip.com/pcn og følg registreringsinstruktionerne Kundesupport  Brugere af Microchip-produkter kan modtage assistance gennem flere kanaler:

• Distributør eller repræsentant
• Lokalt salgskontor
• Embedded Solutions Engineer (ESE) Teknisk support Kunder bør kontakte deres distributør, repræsentant eller ESE for at få support. Lokale salgskontorer er også tilgængelige for at hjælpe kunder. En liste over salgskontorer og lokationer er inkluderet i dette dokument.

Teknisk support er tilgængelig via webwebsted på: www.microchip.com/support

Mikrochip-enheder kodebeskyttelsesfunktion

Bemærk følgende detaljer om kodebeskyttelsesfunktionen på Microchip-enheder:

• Microchip-produkter opfylder specifikationerne i deres særlige Microchip-datablad.
• Microchip mener, at deres familie af produkter er sikre, når de bruges på den tilsigtede måde og under normale forhold.
• Der er uærlige og muligvis ulovlige metoder, der bliver brugt i forsøg på at bryde kodebeskyttelsesfunktionerne i Microchip-enhederne. Vi mener, at disse metoder kræver brug af Microchip-produkterne på en måde, der ligger uden for driftsspecifikationerne i Microchips datablade. Forsøg på at bryde disse kodebeskyttelsesfunktioner kan højst sandsynligt ikke udføres uden at krænke Microchips intellektuelle ejendomsrettigheder.
• Microchip er villig til at arbejde med enhver kunde, der er bekymret for integriteten af ​​deres kode.
• Hverken Microchip eller nogen anden halvlederproducent kan garantere sikkerheden af ​​deres kode. Kodebeskyttelse betyder ikke, at vi garanterer, at produktet er "ubrydeligt". Kodebeskyttelse er i konstant udvikling. Vi hos Microchip er forpligtet til løbende at forbedre kodebeskyttelsesfunktionerne i vores produkter. Forsøg på at bryde Microchips kodebeskyttelsesfunktion kan være en overtrædelse af Digital Millennium Copyright Act. Hvis sådanne handlinger tillader uautoriseret adgang til din software eller andet ophavsretligt beskyttet værk, kan du have ret til at sagsøge om erstatning i henhold til denne lov.

Juridisk meddelelse

Oplysningerne i denne publikation gives udelukkende med det formål at designe med og bruge Microchip-produkter. Oplysninger om enhedsapplikationer og lignende gives kun for din bekvemmelighed og kan blive afløst af opdateringer. Det er dit ansvar at sikre, at din ansøgning lever op til dine specifikationer.
DISSE OPLYSNINGER LEVERES AF MICROCHIP "SOM DE ER". MICROCHIP GIVER INGEN REPRÆSENTATIONER
ELLER GARANTIER AF ENHVER ART, UDTRYKKELIGE ELLER UNDERFORSTÅEDE, SKRIFTLIGE ELLER mundtlige, LOVBESTEMMET
ELLER PÅ ANDEN MÅDE RELATERET TIL OPLYSNINGERNE, HERUNDER MEN IKKE BEGRÆNSET TIL NOGEN UNDERFORSTÅET
GARANTIER OM IKKE-KRÆNKELSE, SÆLGENS EVNE OG EGNETHED TIL ET BESTEMT FORMÅL ELLER GARANTIER RELATET TIL DETS TILSTAND, KVALITET ELLER YDELSE. MICROCHIP ER UNDER INGEN OMSTÆNDIGHEDER ANSVARLIG FOR NOGEN INDIREKTE, SÆRLIGE, STRAFFENDE, TILFÆLDELIGE ELLER FØLGETAB, SKADER, OMKOSTNINGER ELLER UDGIFTER AF NOGEN ART, SOM HELST RELATET TIL INFORMATIONEN ELLER DERES BRUG, HVAD ELLER DET ER FORÅRSAGET ELLER SKADERNE ER FORUDSIGELIGE. I DET FULDSTÆNDE OMFANG, DET ER TILLADT AF LOVEN, VIL MICROCHIPS SAMLEDE ANSVAR PÅ ALLE KRAV PÅ NOGEN MÅDE RELATET TIL INFORMATIONEN ELLER DERES ANVENDELSE IKKE OVERstige BELØBET, HVIS NOGET, SOM DU HAR BETALT DIREKTE TIL MICRATIONOCHIP. Brug af Microchip-enheder i livsstøtte- og/eller sikkerhedsapplikationer er helt på købers risiko, og køberen indvilliger i at forsvare, skadesløsholde og holde Microchip skadesløs fra enhver skade, krav, sager eller udgifter som følge af sådan brug. Ingen licenser videregives, implicit eller på anden måde, under nogen af ​​Microchips intellektuelle ejendomsrettigheder, medmindre andet er angivet.

AMERIKA	ASIEN/PACIFIK	ASIEN/PACIFIK	EUROPA
Virksomhedskontor2355 West Chandler Blvd. Chandler, AZ 85224-6199Tlf.: 480-792-7200Fax: 480-792-7277Teknisk support: www.microchip.com/support Web Adresse: www.microchip.com AtlantaDuluth, GATel: 678-957-9614Fax: 678-957-1455Austin, TXTlf.: 512-257-3370Boston Westborough, MA Tlf.: 774-760-0087Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071Fax: 630-285-0075DallasAddison, TXTel: 972-818-7423Fax: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TXTlf.: 281-894-5983Indianapolis Noblesville, IN Tlf.: 317-773-8323Fax: 317-773-5453Tlf.: 317-536-2380Los Angeles Mission Viejo, CA Tlf.: 949-462-9523Fax: 949-462-9608Tlf.: 951-273-7800Raleigh, NCTlf.: 919-844-7510New York, NYTlf.: 631-435-6000San Jose, CATlf.: 408-735-9110Tlf.: 408-436-4270Canada – TorontoTlf.: 905-695-1980 Fax: 905-695-2078	Australien – SydneyTlf.: 61-2-9868-6733Kina – BeijingTlf.: 86-10-8569-7000Kina – ChengduTlf.: 86-28-8665-5511Kina – ChongqingTlf.: 86-23-8980-9588Kina – DongguanTlf.: 86-769-8702-9880Kina – GuangzhouTlf.: 86-20-8755-8029Kina – HangzhouTlf.: 86-571-8792-8115Kina – Hong Kong SARTlf.: 852-2943-5100Kina – NanjingTlf.: 86-25-8473-2460Kina – QingdaoTlf.: 86-532-8502-7355Kina – ShanghaiTlf.: 86-21-3326-8000Kina – ShenyangTlf.: 86-24-2334-2829Kina – ShenzhenTlf.: 86-755-8864-2200Kina – SuzhouTlf.: 86-186-6233-1526Kina – WuhanTlf.: 86-27-5980-5300Kina – XianTlf.: 86-29-8833-7252Kina – XiamenTlf.: 86-592-2388138Kina – ZhuhaiTlf.: 86-756-3210040	Indien – BangaloreTlf.: 91-80-3090-4444Indien – New DelhiTlf.: 91-11-4160-8631Indien - PuneTlf.: 91-20-4121-0141Japan – OsakaTlf.: 81-6-6152-7160Japan – TokyoTlf.: 81-3-6880- 3770Korea – DaeguTlf.: 82-53-744-4301Korea – SeoulTlf.: 82-2-554-7200Malaysia - Kuala LumpurTlf.: 60-3-7651-7906Malaysia – PenangTlf.: 60-4-227-8870Filippinerne – ManilaTlf.: 63-2-634-9065SingaporeTlf.: 65-6334-8870Taiwan – Hsin ChuTlf.: 886-3-577-8366Taiwan – KaohsiungTlf.: 886-7-213-7830Taiwan – TaipeiTlf.: 886-2-2508-8600Thailand – BangkokTlf.: 66-2-694-1351Vietnam – Ho Chi MinhTlf.: 84-28-5448-2100	Østrig – WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Danmark – KøbenhavnTel: 45-4485-5910Fax: 45-4485-2829Finland – EspooTlf.: 358-9-4520-820Frankrig – ParisTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Tyskland – GarchingTlf.: 49-8931-9700Tyskland – HaanTlf.: 49-2129-3766400Tyskland – HeilbronnTlf.: 49-7131-72400Tyskland – KarlsruheTlf.: 49-721-625370Tyskland – MünchenTel: 49-89-627-144-0Fax: 49-89-627-144-44Tyskland – RosenheimTlf.: 49-8031-354-560Israel – Ra'ananaTlf.: 972-9-744-7705Italien – MilanoTel: 39-0331-742611Fax: 39-0331-466781Italien – PadovaTlf.: 39-049-7625286Holland – DrunenTel: 31-416-690399Fax: 31-416-690340Norge – TrondheimTlf.: 47-72884388Polen – WarszawaTlf.: 48-22-3325737Rumænien – BukarestTel: 40-21-407-87-50Spanien - MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Sverige – GöteborgTel: 46-31-704-60-40Sverige – StockholmTlf.: 46-8-5090-4654Storbritannien – WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820

Dokumenter/ressourcer

Microchip Technology CoreJTAGDebug processorer [pdfBrugervejledning CoreJTAGDebug-processorer, CoreJTAGDebug, processorer

Referencer

• Brugermanual