Inti Teknologi Microchip JTAG Panduan Pengguna Prosesor Debug

Perkenalan

Inti JTAG Debug v4.0 memfasilitasi koneksi Joint Test Action Group (JTAG) prosesor soft core yang kompatibel dengan JTAG Pin TAP atau General Purpose Input/Output (GPIO) untuk debugging. Inti IP ini memfasilitasi debugging maksimal 16 prosesor soft core dalam satu perangkat, dan juga menyediakan dukungan untuk debug prosesor pada empat perangkat terpisah melalui GPIO.

Fitur

IntiJTAGDebug memiliki fitur utama berikut:

• Menyediakan akses kain ke JTAG antarmuka melalui JTAG KERAN.
• Menyediakan akses kain ke JTAG antarmuka melalui pin GPIO.
• Mengonfigurasi dukungan Kode IR untuk JTAG pembuatan terowongan.
• Mendukung penautan beberapa perangkat melalui JTAG KERAN.
• Mendukung debugging multi-prosesor.
• Mempromosikan jam terpisah dan mengatur ulang sinyal ke sumber daya perutean miring rendah.
• Mendukung pengaturan ulang target aktif-rendah dan aktif-tinggi.
• Mendukung JTAG Antarmuka Monitor Keamanan (UJTAG_SEC) untuk perangkat PolarFire.

Versi Inti
Dokumen ini berlaku untuk CoreJTAGMen-debug v4.0

Keluarga yang Didukung

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• Fusi Cerdas
• ProASIC3/3E/3L
• RUMAH SALJU BANGSA ESKIMO
• IGLOOe/+

Pemanfaatan dan Kinerja Perangkat

Data pemanfaatan dan kinerja tercantum dalam tabel berikut untuk rangkaian perangkat yang didukung. Data yang tercantum dalam tabel ini hanya bersifat indikatif. Pemanfaatan perangkat secara keseluruhan dan kinerja inti bergantung pada sistem.
Tabel 1. Pemanfaatan dan Performa Perangkat

Keluarga	Ubin Berurutan	Kombinatorial	Total	Pemanfaatan Perangkat	Jumlah %	Performa (MHz)
Api Kutub	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
Fusi Cerdas2	17	120	56340	Nomor telepon M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
Fusi Cerdas	17	151	4608	A2F200M3F	3.65	63.53
RUMAH SALJU BANGSA ESKIMO	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Catatan: Data dalam tabel ini diperoleh dengan menggunakan Verilog RTL dengan sintesis tipikal dan pengaturan tata letak pada -1 bagian. Parameter atau generik tingkat atas dibiarkan pada pengaturan default.

Deskripsi Fungsional

IntiJTAGDebug menggunakan UJTAG hard macro untuk menyediakan akses ke JTAG antarmuka dari kain FPGA. UJTAG makro keras memfasilitasi koneksi ke output pengontrol MSS atau ASIC TAP dari fabric. Hanya, satu contoh dari UJTAG makro diperbolehkan dalam kain.
Gambar 1-1. CoreJTAGDiagram Blok Debug

IntiJTAGDebug berisi contoh dari uj_jtag pengontrol terowongan, yang mengimplementasikan JTAG pengontrol terowongan untuk memfasilitasi JTAG tunneling antara programmer FlashPro dan prosesor softcore target. Prosesor softcore terhubung melalui FPGA's JTAG pin antarmuka. Pemindaian IR dari JTAG antarmuka tidak dapat diakses di fabric FPGA. Oleh karena itu, protokol terowongan diperlukan untuk memfasilitasi pemindaian IR dan DR ke target debug, yang mendukung standar industri JTAG antarmuka. Pengontrol terowongan menerjemahkan paket terowongan yang ditransfer sebagai pemindaian DR dan menghasilkan pemindaian IR atau DR yang dihasilkan, berdasarkan konten paket terowongan dan konten register IR yang disediakan melalui UIREG. Pengontrol terowongan juga menerjemahkan paket terowongan, ketika isi register IR cocok dengan kode IR-nya.

Gambar 1-2. Protokol Paket Terowongan

Parameter konfigurasi menyediakan konfigurasi kode IR yang digunakan oleh pengontrol terowongan. Untuk memfasilitasi debugging beberapa prosesor softcore di dalam satu desain, jumlah pengontrol terowongan yang dipakai dapat dikonfigurasi dari 1-16, menyediakan JTAG antarmuka yang sesuai untuk setiap prosesor target. Prosesor target ini masing-masing dapat dialamatkan melalui kode IR unik yang ditetapkan pada waktu instantiasi.

Buffer CLKINT atau BFR dibuat pada baris TGT_TCK dari setiap antarmuka debug prosesor target.

Jalur URSTB dari UJTAG makro (TRSTB) dipromosikan menjadi sumber daya global dalam CoreJTAGDebug. Inverter opsional ditempatkan pada jalur TGT_TRST di dalam CoreJTAGDebug untuk koneksi ke target debug, yang kemudian diharapkan terhubung ke sumber reset aktif-tinggi. Ini dikonfigurasi ketika diasumsikan bahwa sinyal TRSTB yang masuk dari JTAG TAP aktif rendah. Jika konfigurasi ini memerlukan satu atau beberapa target debug, sumber daya perutean global tambahan akan digunakan.

Jalur URSTB dari UJTAG makro (TRSTB) dipromosikan menjadi sumber daya global dalam CoreJTAGDebug. Inverter opsional ditempatkan pada jalur TGT_TRST di dalam CoreJTAGDebug untuk koneksi ke target debug, yang kemudian diharapkan terhubung ke sumber reset aktif-tinggi. Ini dikonfigurasi ketika diasumsikan bahwa sinyal TRSTB yang masuk dari JTAG TAP aktif rendah. TGT_TRSTN adalah output rendah aktif default untuk target debug. Jika konfigurasi ini memerlukan satu atau beberapa target debug, sumber daya perutean global tambahan akan digunakan.

Gambar 1-3. CoreJTAGDebug Serial Data dan Pencatatan Jam Kerja

Rangkaian Perangkat

Lihat Panduan Pengguna Pemrograman FPGA untuk papan pengembangan khusus atau keluarga. Setiap papan pengembangan dapat beroperasi pada vol yang berbedatages, dan Anda dapat memilih untuk memverifikasi apakah mungkin dengan platform pengembangan mereka. Juga, jika Anda menggunakan beberapa papan pengembangan, pastikan bahwa mereka memiliki kesamaan.

Melalui Header FlashPro
Untuk mendukung rangkaian beberapa perangkat dalam struktur menggunakan header FlashPro, beberapa contoh uj_jtag diperlukan. Versi inti ini menyediakan akses ke maksimum 16 inti tanpa perlu membuat contoh uj_j secara manualtag. Setiap inti memiliki Kode IR unik (dari 0x55 hingga 0x64) yang akan memberikan akses ke inti tertentu yang cocok dengan kode ID.

Gambar 1-4. Beberapa Prosesor dalam Satu Perangkat Satu Perangkat

Untuk menggunakan CoreJTAGDebug di beberapa perangkat, salah satu perangkat harus menjadi master. Perangkat ini berisi CoreJTAGDebug inti. Setiap prosesor kemudian dihubungkan sebagai berikut:
Gambar 1-5. Beberapa Prosesor Di Dua Perangkat

Untuk men-debug inti di papan lain, JTAG sinyal dari CoreJTAGDebug dipromosikan ke pin tingkat atas di SmartDesign. Ini kemudian dihubungkan ke JTAG sinyal langsung pada prosesor.
Catatan: Sebuah IntiJTAGDebug, dalam desain papan kedua, adalah opsional Perhatikan bahwa UJ_JTAG makro dan tajuk FlashPro tidak digunakan dalam desain papan kedua.

Untuk memilih prosesor untuk debugging di SoftConsole, klik konfigurasi debug, lalu klik tab Debugger.

Perintah, yang ditunjukkan pada gambar berikut, dijalankan.

Gambar 1-6. Konfigurasi Debugger UJ_JTAG_IRCODE

UJ_JTAG_IRCODE dapat diubah tergantung pada prosesor mana yang Anda debug. Untuk mantanample: untuk men-debug prosesor di Perangkat 0, UJ_JTAG_IRCODE dapat diatur ke 0x55 atau 0x56.

Melalui GPIO
Untuk men-debug melalui GPIO, parameter UJTAG _BYPASS dipilih. Satu dan empat core dapat di-debug melalui header atau pin GPIO. Untuk menjalankan sesi debug menggunakan GPIO dari SoftConsole v5.3 atau lebih tinggi, Konfigurasi Debug harus diatur sebagai berikut:
Gambar 1-7. Konfigurasi Debugger GPIO

Catatan: Jika Anda melakukan debug melalui GPIO, Anda tidak dapat melakukan debug prosesor secara bersamaan melalui FlashPro Header atau Embedded FlashPro5, pada papan pengembangan. Untuk mantanample: FlashPro Header atau Embedded FlashPro5 tersedia untuk memfasilitasi debug menggunakan Identifikasi atau SmartDebug.
Gambar 1-8. Debugging Melalui Pin GPIO

Rangkaian Perangkat melalui Pin GPIO
Untuk mendukung rangkaian beberapa perangkat melalui GPIO, UJTAGParameter _BYPASS harus dipilih. Kemudian sinyal TCK, TMS, dan TRSTb dapat dipromosikan ke port tingkat atas. Semua prosesor target memiliki TCK, TMS, dan TRSTb. Ini tidak ditampilkan di bawah ini.
Gambar 1-9. Rangkaian Perangkat Melalui Pin GPIO

Dalam J dasarTAG rantai, TDO prosesor terhubung ke TDI prosesor lain, dan berlanjut hingga semua prosesor dirantai, dengan cara ini. TDI dari prosesor pertama dan TDO dari prosesor terakhir terhubung ke JTAG programmer merantai semua prosesor. JTAG sinyal dari prosesor dialihkan ke CoreJTAGDebug, di mana mereka dapat dirantai. Jika rangkaian di beberapa perangkat selesai, perangkat dengan CoreJTAGDebug menjadi perangkat utama.

Dalam skenario debug GPIO, di mana Kode IR tidak dialokasikan ke setiap prosesor, skrip OpenOCD yang dimodifikasi digunakan untuk memilih, perangkat mana yang sedang di-debug. Skrip OpenOCD dimodifikasi untuk memilih, perangkat mana yang di-debug. Untuk desain Mi-V, the file ditemukan di lokasi pemasangan SoftConsole, di bawah openocd/scripts/board/microsemi-riscv.cfg. Untuk prosesor lainnya, the files ditemukan di lokasi openocd yang sama.
Catatan:  Opsi Konfigurasi Debug juga perlu diperbarui, jika file diganti namanya

Gambar 1-10. Konfigurasi Debug

Buka nama pengguna-riscv-gpio-chain.cfg, berikut adalah contohample yang harus dilihat:

Gambar 1-11. Konfigurasi MIV File

Pengaturan berikut berfungsi untuk debug perangkat tunggal melalui GPIO. Untuk men-debug rantai, perintah tambahan perlu ditambahkan, sehingga perangkat yang tidak di-debug dimasukkan ke mode bypass.

Untuk dua prosesor dalam satu rantai, berikut sample perintah dijalankan:

Hal ini memungkinkan debugging Target softcore Processor 1 dengan menempatkan Target softcore Processor 0 ke dalam mode bypass. Untuk men-debug Target softcore Processor 0, perintah berikut digunakan:

Catatan:  Satu-satunya perbedaan antara kedua konfigurasi ini adalah sumbernya, yang menyebut konfigurasi Microsemi RISCV file (microsemi-riscv.cfg) baik yang pertama, saat debugging Target Softcore Processor 0, atau kedua, saat debugging Target Softcore Processor 1. Untuk lebih dari dua perangkat dalam rantai, tambahan jtag ketukan baru ditambahkan. Untuk mantanample, jika ada tiga prosesor dalam satu rantai, maka perintah berikut digunakan:

Gambar 1-12. MantanampSistem Debug

Antarmuka

Bagian berikut membahas informasi terkait antarmuka.

Parameter Konfigurasi

Opsi konfigurasi untuk CoreJTAGDebug dijelaskan dalam tabel berikut. Jika diperlukan konfigurasi selain default, gunakan kotak dialog Konfigurasi di SmartDesign untuk memilih nilai yang sesuai untuk opsi yang dapat dikonfigurasi.
Tabel 2-1. CoreJTAGOpsi Konfigurasi Debug

Nama	Rentang yang valid	Bawaan	Keterangan
NUM_DEBUG_TGTS	Nomor telepon 1-16	1	Jumlah target debug yang tersedia melalui FlashPro (UJTAG_DEBUG = 0) adalah 1-16. Jumlah target debug yang tersedia melalui GPIO (UJTAG_DEBUG = 1) adalah 1-4.
IR_CODE_TGT_x	0X55-0X64	Ukuran 0X55	JTAG Kode IR, satu per target debug. Nilai yang ditentukan harus unik untuk target debug ini. Pengontrol terowongan yang terkait dengan antarmuka target debug ini hanya menggerakkan TDO dan menggerakkan antarmuka debug target, ketika konten register IR cocok dengan kode IR ini.
TGT_ACTIVE_HIGH_RESET_x	Nomor telepon 0-1	0	0: Output TGT_TRSTN_x terhubung ke bentuk global output URSTB aktif-rendah dari UJTAG macro.1: output TGT_TRST terhubung secara internal ke bentuk terbalik global dari output URSTB aktif-rendah dari UJTAG makro. Sumber daya perutean global tambahan digunakan jika parameter ini disetel ke 1 untuk target debug apa pun.
UJTAG_JALAN PINTAS	Nomor telepon 0-1	0	0: Debug GPIO dinonaktifkan, Debug tersedia melalui FlashPro Header atau Embedded FlashPro5.1: Debug GPIO diaktifkan, Debug tersedia melalui pin GPIO yang dipilih pengguna di papan tulis.Catatan:  Saat Debugging dilakukan melalui GPIO, perintah debug berikut dijalankan dalam opsi debug SoftConsole: “—command “set FPGA_TAP N”“.
UJTAG_SEC_EN	Nomor telepon 0-1	0	0: UJTAG makro dipilih jika UJTAG_BYPASS = 0: UJTAGMakro _SEC dipilih jika UJTAG_BYPASS= 0.Catatan:  Parameter ini hanya berlaku untuk PolarFire. Artinya, KELUARGA = 26.

Deskripsi Sinyal
Tabel berikut mencantumkan deskripsi sinyal untuk CoreJTAGMendebug.
Tabel 2-2. IntiJTAGMen-debug Sinyal I/O

Nama	Rentang yang valid	Bawaan	Keterangan
NUM_DEBUG_TGTS	Nomor telepon 1-16	1	Jumlah target debug yang tersedia melalui FlashPro (UJTAG_DEBUG = 0) adalah 1-16. Jumlah target debug yang tersedia melalui GPIO (UJTAG_DEBUG = 1) adalah 1-4.
IR_CODE_TGT_x	0X55-0X64	Ukuran 0X55	JTAG Kode IR, satu per target debug. Nilai yang ditentukan harus unik untuk target debug ini. Pengontrol terowongan yang terkait dengan antarmuka target debug ini hanya menggerakkan TDO dan menggerakkan antarmuka debug target, ketika konten register IR cocok dengan kode IR ini.
TGT_ACTIVE_HIGH_RESET_x	Nomor telepon 0-1	0	0: Output TGT_TRSTN_x terhubung ke bentuk global output URSTB aktif-rendah dari UJTAG macro.1: output TGT_TRST terhubung secara internal ke bentuk terbalik global dari output URSTB aktif-rendah dari UJTAG makro. Sumber daya perutean global tambahan digunakan jika parameter ini disetel ke 1 untuk target debug apa pun.
UJTAG_JALAN PINTAS	Nomor telepon 0-1	0	0: Debug GPIO dinonaktifkan, Debug tersedia melalui FlashPro Header atau Embedded FlashPro5.1: Debug GPIO diaktifkan, Debug tersedia melalui pin GPIO yang dipilih pengguna di papan tulis.Catatan:  Saat Debugging dilakukan melalui GPIO, perintah debug berikut dijalankan dalam opsi debug SoftConsole: “—command “set FPGA_TAP N”“.
UJTAG_SEC_EN	Nomor telepon 0-1	0	0: UJTAG makro dipilih jika UJTAG_BYPASS = 0: UJTAGMakro _SEC dipilih jika UJTAG_BYPASS= 0.Catatan:  Parameter ini hanya berlaku untuk PolarFire. Artinya, KELUARGA = 26.

Catatan:

• Semua sinyal di JTAG Daftar port TAP di atas harus dipromosikan ke port tingkat atas di SmartDesign.
• Port SEC hanya tersedia saat UJTAG_SEC_EN diaktifkan melalui CoreJTAGGUI konfigurasi Debug.
• Berhati-hatilah saat menghubungkan input EN_SEC. Jika EN_SEC dipromosikan ke port tingkat atas (pin input perangkat), Anda harus mengakses Konfigurasi Status I/O Selama JTAG bagian Pemrograman Desain Program dalam aliran Libero dan pastikan bahwa Status I/0 (Hanya Keluaran) untuk port EN_SEC diatur ke 1.

Daftar Peta dan Deskripsi

Tidak ada register untuk CoreJTAGMendebug.

Aliran Alat

Bagian berikut membahas informasi terkait alur alat.

Lisensi

Lisensi tidak diperlukan untuk menggunakan IP Core ini dengan Libero SoC.

Bahasa Indonesia: RTL
Kode RTL lengkap disediakan untuk core dan testbench, memungkinkan core dibuat dengan SmartDesign. Simulasi, Sintesis, dan Tata Letak dapat dilakukan dalam Libero SoC.

Desain Cerdas
mantanample dipakai view dari CoreJTAGDebug ditunjukkan pada gambar berikut. Untuk informasi lebih lanjut tentang penggunaan SmartDesign untuk memberi contoh dan menghasilkan inti, lihat Panduan Pengguna Menggunakan DirectCore di Libero® SoC.
Gambar 4-1. SmartDesign CoreJTAGMesin Debug View menggunakan JTAG Judul

Gambar 4-2. SmartDesign CoreJTAGInstance Debug menggunakan Pin GPIO

Konfigurasi CoreJTAGDebug di SmartDesign

Inti dikonfigurasi menggunakan GUI konfigurasi di SmartDesign. Mantanampfile GUI ditunjukkan pada gambar berikut.
Gambar 4-3. Konfigurasi CoreJTAGDebug di SmartDesign

Untuk PolarFire, UJTAG_SEC memilih UJTAGMakro _SEC bukan UJTAG makro saat UJTAG_BYPASS dinonaktifkan. Itu diabaikan untuk semua keluarga lainnya.
Jumlah Target Debug dapat dikonfigurasi hingga 16 target debug, dengan UJTAG_BYPASS dinonaktifkan dan hingga 4 target debug, dengan UJTAG_BYPASS diaktifkan.
UJTAG_BYPASS memilih debug melalui UJTAG dan header FlashPro, dan debugging melalui pin GPIO.
Kode IR Target # adalah kode JTAG Kode IR diberikan kepada target debug. Ini harus berupa nilai unik dalam rentang yang ditentukan di Tabel 2-1.

Alur Simulasi

Testbench pengguna disediakan dengan CoreJTAGDebug. Untuk menjalankan simulasi:

1. Pilih alur testbench pengguna dalam SmartDesign.
2. Klik Simpan dan Hasilkan di panel Hasilkan. Pilih testbench pengguna dari GUI Konfigurasi Inti.

Ketika SmartDesign menghasilkan proyek Libero, itu menginstal testbench pengguna fileS. Untuk menjalankan testbench pengguna:

1. Setel root desain ke CoreJTAGInstansiasi debug di panel hierarki desain Libero.
2. Klik Verifikasi Desain Pra-Sintesis > Simulasikan di jendela Alur Desain Libero. Ini memulai ModelSim dan secara otomatis menjalankan simulasi.

Sintesis di Libero

Untuk menjalankan Sintesis:

1. Klik ikon Synthesize di jendela Libero SoC Design Flow untuk mensintesis inti. Sebagai alternatif, klik kanan opsi Sintesis di jendela Alur Desain, dan pilih Buka Secara Interaktif. Jendela Sintesis menampilkan proyek Synplify®.
2. Klik ikon Jalankan.
   Catatan: Untuk RTG4, ada peringatan mitigasi kejadian sementara (SET), yang dapat diabaikan karena IP ini hanya digunakan untuk tujuan pengembangan dan tidak akan digunakan di lingkungan radiasi.

Tempat-dan-Rute di Libero

Setelah Sintesis selesai, klik ikon Place and Route di Libero SoC untuk memulai proses penempatan.

Pemrograman Perangkat

Jika fitur UJAG_SEC digunakan dan EN_SEC dipromosikan ke port tingkat atas (pin input perangkat), Anda harus mengakses Status I/O Konfigurasi Selama JTAG bagian Pemrograman Desain Program dalam aliran Libero dan pastikan bahwa Status I/0 (Hanya Keluaran) untuk port EN_SEC diatur ke 1.

Konfigurasi ini diperlukan untuk mempertahankan akses ke JTAG port untuk pemrograman ulang perangkat, karena nilai Boundary Scan Register (BSR) yang ditentukan menimpa level logika eksternal apa pun pada EN_SEC selama pemrograman ulang.

Integrasi Sistem

Bagian berikut membahas informasi terkait integrasi sistem.

Desain Tingkat Sistem untuk IGLOO2/RTG4

Gambar berikut menunjukkan persyaratan desain untuk melakukan JTAG debugging prosesor softcore, terletak di fabric dari SoftConsole ke JTAG antarmuka untuk perangkat IGLOO2 dan RTG4.
Gambar 5-1. RTG4/IGLOO2JTAG Desain Debug

Desain Tingkat Sistem untuk SmartFusion2

Gambar berikut menunjukkan persyaratan desain untuk melakukan JTAG debugging prosesor softcore, terletak di fabric dari SoftConsole ke JTAG antarmuka untuk perangkat SmartFusion2.
Gambar 5-2. SmartFusion2 JTAG Desain Debug

UJTAG_DETIK

Untuk perangkat keluarga PolarFire, rilis ini memungkinkan pengguna untuk memilih antara UJTAG dan UJTAG_SEC, UJTAGParameter _SEC_EN pada GUI akan digunakan untuk memilih mana yang diinginkan.

Gambar berikut menunjukkan diagram sederhana yang mewakili antarmuka fisik UJTAG/UJTAG_SEC di PolarFire.

Gambar 5-3. PolarFire UJTAGMakro _SEC

Kendala Desain

Desain dengan CoreJTAGDebug memerlukan aplikasi untuk mengikuti kendala, dalam alur desain, untuk memungkinkan analisis waktu digunakan pada domain jam TCK.

Untuk menambahkan batasan:

1. Jika aliran Kendala yang Ditingkatkan di Libero v11.7 atau lebih tinggi digunakan, klik dua kali Kendala > Kelola Kendala di jendela DesignFlow dan klik tab Timing.
2. Di tab Timing pada jendela Constraint Manager, klik New untuk membuat SDC baru file, dan beri nama file. Batasan Desain termasuk batasan sumber jam yang dapat dimasukkan dalam SDC kosong ini file.
3. Jika aliran Batasan Klasik di Libero v11.7 atau lebih tinggi digunakan, klik kanan Buat Batasan > Batasan Pengaturan Waktu, di jendela Alur Desain, lalu klik Buat Batasan Baru. Ini menciptakan SDC baru file. Batasan desain mencakup batasan sumber jam, yang dimasukkan dalam SDC kosong ini file.
4. Hitung periode TCK dan setengah periode. TCK diatur ke 6 MHz saat debugging dilakukan dengan FlashPro, dan diatur ke frekuensi maksimum 30 MHz saat debugging didukung oleh FlashPro5. Setelah Anda menyelesaikan langkah ini, masukkan batasan berikut di SDC file:
   buat_jam -nama { TCK } \
   • periode TCK_PERIOD \
   • bentuk gelombang { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Misalnyaample, kendala berikut diterapkan untuk desain yang menggunakan frekuensi TCK 6 MHz.
     buat_jam -nama { TCK } \
   • periode 166.67 \
   • bentuk gelombang { 0 83.33 } \ [ get_ports { TCK } ]
5. Kaitkan semua kendala files dengan Sintesis, Tempat-dan-Rute, dan Verifikasi Waktu stages di Manajer Kendala > tab Waktu. Ini diselesaikan dengan memilih kotak centang terkait untuk SDC files di mana kendala dimasukkan

Riwayat Revisi

Nama Pelabuhan	Lebar	Arah	Keterangan
JTAG Port TAP
TDI	1	Masukan	Uji Data Masuk. Input data serial dari TAP.
TCK	1	Masukan	Jam Tes. Sumber jam ke semua elemen berurutan dalam CoreJTAGMendebug.
TMS	1	Masukan	Pilih Mode Tes.
TDO	1	Keluaran	Uji Data keluar. Output data serial ke TAP.
TRSTB	1	Masukan	Uji Ulang. Input reset rendah aktif dari TAP.
JTAG Port X Target
TGT_TDO_x	1	Masukan	Uji data dari target debug x ke TAP. Sambungkan ke port TDO target.
TGT_TCK_x	1	Keluaran	Uji output Jam untuk men-debug target x. TCK dipromosikan ke global, jaring miring rendah secara internal di dalam CoreJTAGMendebug.
TGT_TRST_x	1	Keluaran	Reset Tes Aktif-Tinggi. Hanya digunakan saat TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Keluaran	Reset Tes Aktif-Rendah. Hanya digunakan saat TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Keluaran	Mode Tes Pilih keluaran untuk men-debug target x.
TGT_TDI_x	1	Keluaran	Uji Data Masuk. Input data serial dari target debug x.
UJTAG_BYPASS_TCK_x	1	Masukan	Uji input Jam untuk men-debug target x dari pin GPIO.
UJTAG_BYPASS_TMS_x	1	Masukan	Test Mode Pilih untuk men-debug target x dari pin GPIO.
UJTAG_BYPASS_TDI_x	1	Masukan	Test Data In, Serial data untuk men-debug target x dari pin GPIO.
UJTAG_BYPASS_TRSTB_x	1	Masukan	Uji Ulang. Setel ulang masukan untuk men-debug target x dari pin GPIO.
UJTAG_BYPASS_TDO_x	1	Keluaran	Uji Data Keluar, Data serial dari target debug x dari pin GPIO.
Port SEC
EN_SEC	1	Masukan	Mengaktifkan Keamanan. Mengaktifkan desain pengguna untuk mengganti input TDI dan TRSTB eksternal ke TAP.Peringatan: Berhati-hatilah saat menghubungkan port ini. Lihat catatan di bawah dan Pemrograman Perangkat untuk detail lebih lanjut.
TDI_SEC	1	Masukan	Pengabaian Keamanan TDI. Menimpa input TDI eksternal ke TAP saat EN_SEC TINGGI.
TRSTB_SEC	1	Masukan	Pengesampingan Keamanan TRSTB. Menimpa input TRSTB eksternal ke TAP saat SEC_EN TINGGI.
UTRSTB	1	Keluaran	Tes Atur Ulang Monitor
Universitas Negeri Malang	1	Keluaran	Uji Mode Pilih Monitor

Microchip Weblokasi

Microchip menyediakan dukungan online melalui websitus di www.microchip.com/. Ini websitus ini digunakan untuk membuat filedan informasi yang mudah diakses oleh pelanggan. Beberapa konten yang tersedia meliputi:

• Dukungan Produk – Lembar data dan ralat, catatan aplikasi dan sampprogram, sumber daya desain, panduan pengguna dan dokumen dukungan perangkat keras, rilis perangkat lunak terbaru dan perangkat lunak yang diarsipkan
• Dukungan Teknis Umum – Pertanyaan yang Sering Diajukan (FAQ), permintaan dukungan teknis, grup diskusi online, daftar anggota program mitra desain Microchip
• Bisnis Microchip – Panduan pemilihan dan pemesanan produk, siaran pers Microchip terbaru, daftar seminar dan acara, daftar kantor penjualan Microchip, distributor dan perwakilan pabrik

Layanan Pemberitahuan Perubahan Produk

Layanan pemberitahuan perubahan produk Microchip membantu pelanggan tetap mengikuti perkembangan produk Microchip. Pelanggan akan menerima pemberitahuan email setiap kali ada perubahan, pembaruan, revisi, atau kesalahan terkait dengan keluarga produk tertentu atau alat pengembangan yang diminati.

Untuk mendaftar, kunjungi www.microchip.com/pcn dan ikuti instruksi pendaftaran Dukungan Pelanggan  Pengguna produk Microchip dapat menerima bantuan melalui beberapa saluran:

• Distributor atau Perwakilan
• Kantor Penjualan Lokal
• Dukungan Teknis Insinyur Solusi Tertanam (ESE) Pelanggan harus menghubungi distributor, perwakilan, atau ESE mereka untuk mendapatkan dukungan. Kantor penjualan lokal juga tersedia untuk membantu pelanggan. Daftar kantor penjualan dan lokasi disertakan dalam dokumen ini.

Dukungan teknis tersedia melalui websitus di: www.microchip.com/dukungan

Fitur Perlindungan Kode Perangkat Microchip

Perhatikan detail fitur perlindungan kode berikut pada perangkat Microchip:

• Produk mikrochip memenuhi spesifikasi yang tercantum dalam Lembar Data Mikrochip masing-masing.
• Microchip yakin bahwa rangkaian produknya aman bila digunakan dengan cara yang dimaksudkan dan dalam kondisi normal.
• Ada metode yang tidak jujur ​​dan mungkin ilegal yang digunakan dalam upaya untuk melanggar fitur perlindungan kode perangkat Microchip. Kami percaya bahwa metode ini memerlukan penggunaan produk Microchip dengan cara di luar spesifikasi operasi yang terdapat dalam Lembar Data Microchip. Upaya untuk melanggar fitur perlindungan kode ini, kemungkinan besar, tidak dapat dilakukan tanpa melanggar hak kekayaan intelektual Microchip.
• Microchip bersedia bekerja sama dengan pelanggan mana pun yang mengkhawatirkan integritas kodenya.
• Baik Microchip maupun produsen semikonduktor lainnya tidak dapat menjamin keamanan kodenya. Perlindungan kode tidak berarti bahwa kami menjamin produk "tidak dapat dipecahkan". Perlindungan kode terus berkembang. Kami di Microchip berkomitmen untuk terus meningkatkan fitur perlindungan kode produk kami. Upaya untuk merusak fitur perlindungan kode Microchip mungkin merupakan pelanggaran terhadap Digital Millennium Copyright Act. Jika tindakan tersebut memungkinkan akses tidak sah ke perangkat lunak Anda atau karya berhak cipta lainnya, Anda berhak menuntut ganti rugi berdasarkan Undang-Undang tersebut.

Pemberitahuan Hukum

Informasi yang dimuat dalam publikasi ini disediakan semata-mata untuk tujuan merancang dan menggunakan produk Microchip. Informasi mengenai aplikasi perangkat dan sejenisnya disediakan hanya untuk kenyamanan Anda dan dapat digantikan oleh pembaruan. Anda bertanggung jawab untuk memastikan bahwa aplikasi Anda memenuhi spesifikasi Anda.
INFORMASI INI DISEDIAKAN OLEH MICROCHIP "SEBAGAIMANA ADANYA". MICROCHIP TIDAK MEMBUAT REPRESENTASI
ATAU JAMINAN APA PUN BAIK TERSURAT MAUPUN TERSIRAT, TERTULIS ATAU LISAN, HUKUM
ATAU LAINNYA, TERKAIT DENGAN INFORMASI TERMASUK NAMUN TIDAK TERBATAS PADA APAPUN YANG TERSIRAT
JAMINAN NON-PELANGGARAN, KEMAMPUAN MERCHANT, DAN KESESUAIAN UNTUK TUJUAN TERTENTU ATAU JAMINAN TERKAIT DENGAN KONDISI, KUALITAS, ATAU KINERJANYA. MICROCHIP TIDAK AKAN BERTANGGUNG JAWAB ATAS SEGALA KEHILANGAN, KERUSAKAN, BIAYA ATAU PENGELUARAN APA PUN TIDAK LANGSUNG, KHUSUS, INSIDENTAL ATAU KONSEKUENSIAL, APA PUN PENYEBABNYA, MESKIPUN MICROCHIP TELAH DIBERITAHU TENTANG \KEMUNGKINANNYA ATAU KERUSAKAN DAPAT DIPANDAI. SEJAUH YANG DIIZINKAN OLEH HUKUM, TANGGUNG JAWAB TOTAL MICROCHIP ATAS SEMUA KLAIM DENGAN CARA APAPUN TERKAIT DENGAN INFORMASI ATAU PENGGUNAANNYA TIDAK AKAN MELEBIHI JUMLAH BIAYA, JIKA ADA, YANG TELAH ANDA BAYAR LANGSUNG KE MICROCHIP UNTUK INFORMASI. Penggunaan perangkat Microchip dalam aplikasi pendukung kehidupan dan/atau keselamatan sepenuhnya menjadi risiko pembeli, dan pembeli setuju untuk mempertahankan, mengganti rugi, dan membebaskan Microchip dari setiap dan semua kerusakan, klaim, gugatan, atau biaya yang diakibatkan oleh penggunaan tersebut. Tidak ada lisensi yang diberikan, baik secara implisit maupun lainnya, berdasarkan hak kekayaan intelektual Microchip mana pun kecuali dinyatakan lain.

AMERIKA	ASIA/PASIFIK	ASIA/PASIFIK	EROPA
Kantor Perusahaan2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Faks: 480-792-7277Dukungan Teknis: www.microchip.com/dukungan Web Alamat: www.microchip.com Kota AtlantaDuluth, GA Telp: 678-957-9614Faks: Telepon: 678-957-1455Austin, TexasTelp: Telepon: 512-257-3370Kota Boston Westborough, MA Telp: 774-760-0087Faks: Telepon: 774-760-0088Bahasa Indonesia: ChicagoItasca, ILTel: 630-285-0071Faks: Telepon: 630-285-0075Kota DallasAddison, TXTelp: 972-818-7423Faks: Telepon: 972-818-2924Kota DetroitNovi, MItel: Telepon: 248-848-4000Houston, TexasTelp: Telepon: 281-894-5983Kota Indianapolis Noblesville, IN Telp: 317-773-8323Faks: 317-773-5453Tel: Telepon: 317-536-2380Kota Los Angeles Mission Viejo, CA Telp: 949-462-9523Faks: 949-462-9608Tel: Telepon: 951-273-7800Raleigh, Carolina UtaraTelp: Telepon: 919-844-7510New York, Amerika SerikatTelp: Telepon: 631-435-6000San Jose, CaliforniaTelp: 408-735-9110Tel: Telepon: 408-436-4270Kanada – TorontoTelp: 905-695-1980Faks: Telepon: 905-695-2078	Australia-SydneyTelp: 61-2-9868-6733Cina – BeijingTelp: 86-10-8569-7000Cina – ChengduTelp: 86-28-8665-5511Tiongkok – ChongqingTelp: 86-23-8980-9588Cina – DongguanTelp: 86-769-8702-9880Cina – GuangzhouTelp: 86-20-8755-8029Cina – HangzhouTelp: 86-571-8792-8115Cina – Hong Kong SARTelp: 852-2943-5100Cina – NanjingTelp: 86-25-8473-2460Cina – QingdaoTelp: 86-532-8502-7355Cina – ShanghaiTelp: 86-21-3326-8000Cina – ShenyangTelp: 86-24-2334-2829Cina – ShenzhenTelp: 86-755-8864-2200Cina – SuzhouTelp: 86-186-6233-1526Cina – WuhanTelp: 86-27-5980-5300Cina – XianTelp: 86-29-8833-7252Cina – XiamenTelp: 86-592-2388138Cina – ZhuhaiTelp: 86-756-3210040	India – BangaloreTelp: 91-80-3090-4444India-New DelhiTelp: 91-11-4160-8631India – PuneTelp: 91-20-4121-0141Jepang – OsakaTelp: 81-6-6152-7160Jepang – TokyoTelp: 81-3-6880- 3770Korea – DaeguTelp: 82-53-744-4301Korea – SeoulTelp: 82-2-554-7200Malaysia - Kuala LumpurTelp: 60-3-7651-7906Malaysia – Pulau PinangTelp: 60-4-227-8870Filipina – ManilaTelp: 63-2-634-9065SingapuraTelp: 65-6334-8870Taiwan – Hsin ChuTelp: 886-3-577-8366Taiwan – KaohsiungTelp: 886-7-213-7830Indonesia – TaipeiTelp: 886-2-2508-8600Thailand-BangkokTelp: 66-2-694-1351Vietnam-Ho Chi MinhTelp: 84-28-5448-2100	Austria – WalesTel: 43-7242-2244-39Fax: 43-7242-2244-393Denmark – KopenhagenTel: 45-4485-5910Fax: 45-4485-2829Finlandia – EspooTelp: 358-9-4520-820Prancis – ParisTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Jerman – GarchingTelp: 49-8931-9700Jerman – HaanTelp: 49-2129-3766400Jerman – HeilbronnTelp: 49-7131-72400Jerman – KarlsruheTelp: 49-721-625370Jerman – MunichTel: 49-89-627-144-0Fax: 49-89-627-144-44Jerman – RosenheimTelp: 49-8031-354-560Israel – Ra'ananaTelp: 972-9-744-7705Italia – MilanTel: 39-0331-742611Fax: 39-0331-466781Italia – PadovaTelp: 39-049-7625286Belanda – DrunenTel: 31-416-690399Fax: 31-416-690340Norwegia – TrondheimTelp: 47-72884388Polandia – WarsawaTelp: 48-22-3325737Rumania – BukaresTel: 40-21-407-87-50Spanyol – MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Swedia – GothenbergTel: 46-31-704-60-40Swedia – StockholmTelp: 46-8-5090-4654Inggris – WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820

Dokumen / Sumber Daya

Teknologi Microchip CoreJTAGDebug Prosesor [Bahasa Indonesia:] Panduan Pengguna IntiJTAGProsesor Debug, CoreJTAGDebug, Prosesor

Referensi

• Panduan Pengguna