Jádro technologie Microchip JTAG Uživatelská příručka pro ladění procesorů

Zavedení

Jádro JTAG Debug v4.0 usnadňuje připojení Joint Test Action Group (JTAG) kompatibilní softcore procesory do JTAG Piny TAP nebo General Purpose Input/Output (GPIO) pro ladění. Toto IP jádro umožňuje ladění maximálně 16 soft core procesorů v jednom zařízení a také poskytuje podporu pro ladění procesorů na čtyřech samostatných zařízeních přes GPIO.

Vlastnosti

CoreJTAGDebug má následující klíčové vlastnosti:

• Poskytuje tkanině přístup k JTAG rozhraní přes JTAG TAP
• Poskytuje tkanině přístup k JTAG rozhraní přes piny GPIO.
• Konfiguruje podporu IR kódu pro JTAG tunelování.
• Podporuje propojení více zařízení přes JTAG TAP
• Podporuje víceprocesorové ladění.
• Podporuje oddělené signály hodin a resetování do zdrojů směrování s nízkým zkreslením.
• Podporuje jak aktivní-nízký, tak aktivní-vysoký cílový reset.
• Podporuje JTAG Rozhraní bezpečnostního monitoru (UJTAG_SEC) pro zařízení PolarFire.

Základní verze
Tento dokument se vztahuje na CoreJTAGLadění v4.0

Podporované rodiny

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• SmartFusion
• ProASIC3/3E/3L
• IGLÚ
• IGLOOe/+

Využití a výkon zařízení

Údaje o využití a výkonu jsou uvedeny v následující tabulce pro podporované rodiny zařízení. Údaje uvedené v této tabulce jsou pouze orientační. Celkové využití zařízení a výkon jádra závisí na systému.
Tabulka 1. Využití a výkon zařízení

Rodina	Dlaždice sekvenční	Kombinační	Celkový	Využití Zařízení	Celkem %	Výkon (MHz)
PolarFire	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
SmartFusion2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
SmartFusion	17	151	4608	A2F200M3F	3.65	63.53
IGLÚ	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Poznámka: Data v této tabulce byla získána pomocí Verilog RTL s typickým nastavením syntézy a rozložení na -1 součástech. Parametry nejvyšší úrovně nebo generika byly ponechány ve výchozím nastavení.

Popis funkce

CoreJTAGDebug používá UJTAG tvrdé makro poskytující přístup k JTAG rozhraní z tkaniny FPGA. UJTAG tvrdé makro usnadňuje připojení k výstupu ovladače MSS nebo ASIC TAP z tkaniny. Pouze jedna instance UJTAG makro je v látce povoleno.
Obrázek 1-1. CoreJTAGBlokový diagram ladění

CoreJTAGDebug obsahuje instanci uj_jtag tunelový řadič, který implementuje JTAG tunelový ovladač pro usnadnění JTAG tunelování mezi programátorem FlashPro a cílovým softcore procesorem. Softcore procesor je připojen přes vyhrazené FPGA JTAG piny rozhraní. IR skeny z JTAG rozhraní jsou v tkanině FPGA nepřístupná. Proto je vyžadován tunelový protokol pro usnadnění IR a DR skenování k cíli ladění, který podporuje průmyslový standard JTAG rozhraní. Řadič tunelu dekóduje paket tunelu přenesený jako sken DR a generuje výsledné skenování IR nebo DR na základě obsahu paketu tunelu a obsahu registru IR poskytovaného prostřednictvím UIREG. Řadič tunelu také dekóduje paket tunelu, když se obsah IR registru shoduje s jeho IR kódem.

Obrázek 1-2. Protokol tunelových paketů

Konfigurační parametr poskytuje konfiguraci IR kódu používaného ovladačem tunelu. Pro usnadnění ladění více softcore procesorů v rámci jednoho návrhu je počet vytvořených tunelových řadičů konfigurovatelný od 1 do 16, což poskytuje JTAG kompatibilní rozhraní ke každému cílovému procesoru. Každý z těchto cílových procesorů je adresovatelný prostřednictvím jedinečného IR kódu nastaveného v okamžiku vytvoření instance.

Vyrovnávací paměť CLKINT nebo BFR se vytvoří na řádku TGT_TCK každého rozhraní ladění cílového procesoru.

Linka URSTB z ÚJTAG makro (TRSTB) je v rámci CoreJ povýšeno na globální zdrojTAGLadit. Volitelný invertor je umístěn na lince TGT_TRST v rámci CoreJTAGLadění pro připojení k cíli ladění, u kterého se očekává připojení ke zdroji aktivního resetování. Nakonfiguruje se, když se předpokládá, že příchozí signál TRSTB z JTAG TAP je aktivní nízko. Pokud tato konfigurace vyžaduje jeden nebo více cílů ladění, bude spotřebován další prostředek globálního směrování.

Linka URSTB z ÚJTAG makro (TRSTB) je v rámci CoreJ povýšeno na globální zdrojTAGLadit. Volitelný invertor je umístěn na lince TGT_TRST v rámci CoreJTAGLadění pro připojení k cíli ladění, u kterého se očekává připojení ke zdroji aktivního resetování. Nakonfiguruje se, když se předpokládá, že příchozí signál TRSTB z JTAG TAP je aktivní nízko. TGT_TRSTN je výchozí aktivní nízký výstup pro cíl ladění. Pokud tato konfigurace vyžaduje jeden nebo více cílů ladění, bude spotřebován další prostředek globálního směrování.

Obrázek 1-3. CoreJTAGLadění sériových dat a taktování

Řetězení zařízení

Konkrétní vývojovou desku nebo rodinu naleznete v uživatelské příručce programování FPGA. Každá vývojová deska může pracovat na různých objtages a můžete se rozhodnout ověřit, zda je to možné s jejich vývojovými platformami. Pokud používáte více vývojových desek, ujistěte se, že sdílejí společný základ.

Prostřednictvím FlashPro Header
Pro podporu řetězení více zařízení v látce pomocí záhlaví FlashPro, více instancí uj_jtag jsou potřeba. Tato verze jádra poskytuje přístup k maximálně 16 jádrům bez nutnosti ručního vytváření instance uj_jtag. Každé jádro má jedinečný IR kód (od 0x55 do 0x64), který poskytne přístup ke konkrétnímu jádru odpovídajícímu ID kódu.

Obrázek 1-4. Více procesorů v jednom zařízení Jedno zařízení

Chcete-li použít CoreJTAGLadění na více zařízeních, jedno ze zařízení se musí stát hlavním. Toto zařízení obsahuje CoreJTAGLadit jádro. Každý procesor je pak připojen následovně:
Obrázek 1-5. Více procesorů ve dvou zařízeních

Chcete-li ladit jádro na jiné desce, JTAG signály z CoreJTAGLadění je povýšeno na piny nejvyšší úrovně v SmartDesignu. Ty jsou pak připojeny k JTAG signály přímo na procesoru.
Poznámka: A CoreJTAGLadění v druhém návrhu desky je volitelné Všimněte si, že UJ_JTAG makro a záhlaví FlashPro jsou v návrhu druhé desky nepoužívané.

Chcete-li vybrat procesor pro ladění v SoftConsole, klikněte na konfigurace ladění a potom klikněte na kartu Debugger.

Příkaz zobrazený na následujícím obrázku se provede.

Obrázek 1-6. Konfigurace debuggeru UJ_JTAG_IRCODE

The UJ_JTAG_IRCODE lze změnit v závislosti na procesoru, který ladíte. Napřample: pro ladění procesoru v zařízení 0, UJ_JTAG_IRCODE lze nastavit na 0x55 nebo 0x56.

Prostřednictvím GPIO
Chcete-li ladit přes GPIO, parametr UJTAG Je vybráno _BYPASS. Jedno a čtyři jádra lze ladit přes GPIO headery nebo piny. Chcete-li spustit relaci ladění pomocí GPIO ze SoftConsole v5.3 nebo vyšší, musí být konfigurace ladění nastavena následovně:
Obrázek 1-7. Konfigurace debuggeru GPIO

Poznámka: Pokud ladíte přes GPIO, nemůžete současně ladit procesor prostřednictvím FlashPro Header nebo Embedded FlashPro5 na vývojových deskách. Napřample: FlashPro Header nebo Embedded FlashPro5 jsou k dispozici pro usnadnění ladění pomocí Identify nebo SmartDebug.
Obrázek 1-8. Ladění přes GPIO piny

Řetězení zařízení pomocí pinů GPIO
Pro podporu řetězení více zařízení přes GPIO, UJTAGJe třeba vybrat parametr _BYPASS. Poté mohou být signály TCK, TMS a TRSTb povýšeny na porty nejvyšší úrovně. Všechny cílové procesory mají TCK, TMS a TRSTb. Tyto nejsou uvedeny níže.
Obrázek 1-9. Řetězení zařízení prostřednictvím pinů GPIO

V základním JTAG řetěz, TDO procesoru se připojí k TDI jiného procesoru a pokračuje, dokud nejsou všechny procesory zřetězeny tímto způsobem. TDI prvního procesoru a TDO posledního procesoru se připojují k JTAG programátor zřetězení všech procesorů. JTAG signály z procesorů jsou směrovány do CoreJTAGDebug, kde je lze řetězit. Pokud je řetězení mezi více zařízeními dokončeno, zařízení s CoreJTAGDebug se stane hlavním zařízením.

Ve scénáři ladění GPIO, kde je IR kód nepřidělen každému procesoru, se k výběru, které zařízení se ladí, používá upravený skript OpenOCD. OpenOCD skript je upraven tak, aby vybral, které zařízení je laděno. Pro design Mi-V, file se nachází v umístění instalace SoftConsole pod openocd/scripts/board/ microsemi-riscv.cfg. Pro ostatní procesory, files se nacházejí na stejném místě openocd.
Poznámka:  Možnosti konfigurace ladění je také třeba aktualizovat, pokud file je přejmenován

Obrázek 1-10. Konfigurace ladění

Otevřete username-riscv-gpio-chain.cfg, následuje exampco je třeba vidět:

Obrázek 1-11. Konfigurace MIV File

Následující nastavení funguje pro ladění jednoho zařízení přes GPIO. Pro ladění řetězce je třeba přidat další příkazy, aby zařízení, která nejsou laděna, byla uvedena do režimu bypass.

Pro dva procesory v řetězci platí následující sampPříkaz le se provede:

To umožňuje ladění cílového softcore procesoru 1 uvedením cílového softcore procesoru 0 do režimu bypass. K ladění cílového softwarového procesoru 0 se používá následující příkaz:

Poznámka:  Jediný rozdíl mezi těmito dvěma konfiguracemi je v tom, že zdroj, který volá konfiguraci Microsemi RISCV file (microsemi-riscv.cfg) buď přichází jako první při ladění cílového softcore procesoru 0, nebo jako druhý při ladění cílového softwarového procesoru 1. Pro více než dvě zařízení v řetězci jsou další jtag je přidán newtaps. Napřample, pokud jsou v řetězci tři procesory, použije se následující příkaz:

Obrázek 1-12. Přample Debug System

Rozhraní

Následující části pojednávají o informacích souvisejících s rozhraním.

Konfigurační parametry

Možnosti konfigurace pro CoreJTAGLadění je popsáno v následující tabulce. Pokud je vyžadována jiná než výchozí konfigurace, použijte dialogové okno Konfigurace v aplikaci SmartDesign k výběru příslušných hodnot pro konfigurovatelné možnosti.
Tabulka 2-1. CoreJTAGMožnosti konfigurace ladění

Jméno	Platný rozsah	Výchozí	Popis
NUM_DEBUG_TGTS	1-16	1	Počet dostupných cílů ladění prostřednictvím FlashPro (UJTAG_DEBUG = 0) je 1-16. Počet dostupných cílů ladění prostřednictvím GPIO (UJTAG_DEBUG = 1) je 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR kód, jeden na každý cíl ladění. Zadaná hodnota musí být pro tento cíl ladění jedinečná. Řadič tunelu přidružený k tomuto cílovému rozhraní ladění řídí pouze TDO a řídí cílové rozhraní ladění, když obsah registru IR odpovídá tomuto kódu IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: Výstup TGT_TRSTN_x je připojen ke globální podobě výstupu URSTB UJ.TAG makro.1: Výstup TGT_TRST je vnitřně propojen s globální inverzní formou výstupu aktivní-nízký URSTB UJ.TAG makro. Pokud je tento parametr nastaven na 1 pro jakýkoli cíl ladění, je spotřebován další globální prostředek směrování.
UJTAG_BYPASS	0-1	0	0: GPIO Debug je zakázáno, Debug je dostupné prostřednictvím FlashPro Header nebo Embedded FlashPro5.1: GPIO Debug je povoleno, Debug je dostupné prostřednictvím uživatelem vybraných GPIO pinů na desce.Poznámka:  Když je ladění provedeno prostřednictvím GPIO, provede se v možnostech ladění SoftConsole následující příkaz ladění: „—příkaz „set FPGA_TAP N““.
UJTAG_SEC_EN	0-1	0	0: UJTAG makro je zvoleno, pokud UJTAG_BYPASS = 0, 1: UJTAGMakro _SEC je vybráno, pokud UJTAG_BYPASS= 0.Poznámka:  Tento parametr platí pouze pro PolarFire. To znamená, RODINA = 26.

Popisy signálů
Následující tabulka uvádí popisy signálů pro CoreJTAGLadit.
Tabulka 2-2. CoreJTAGLadění I/O signálů

Jméno	Platný rozsah	Výchozí	Popis
NUM_DEBUG_TGTS	1-16	1	Počet dostupných cílů ladění prostřednictvím FlashPro (UJTAG_DEBUG = 0) je 1-16. Počet dostupných cílů ladění prostřednictvím GPIO (UJTAG_DEBUG = 1) je 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR kód, jeden na každý cíl ladění. Zadaná hodnota musí být pro tento cíl ladění jedinečná. Řadič tunelu přidružený k tomuto cílovému rozhraní ladění řídí pouze TDO a řídí cílové rozhraní ladění, když obsah registru IR odpovídá tomuto kódu IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: Výstup TGT_TRSTN_x je připojen ke globální podobě výstupu URSTB UJ.TAG makro.1: Výstup TGT_TRST je vnitřně propojen s globální inverzní formou výstupu aktivní-nízký URSTB UJ.TAG makro. Pokud je tento parametr nastaven na 1 pro jakýkoli cíl ladění, je spotřebován další globální prostředek směrování.
UJTAG_BYPASS	0-1	0	0: GPIO Debug je zakázáno, Debug je dostupné prostřednictvím FlashPro Header nebo Embedded FlashPro5.1: GPIO Debug je povoleno, Debug je dostupné prostřednictvím uživatelem vybraných GPIO pinů na desce.Poznámka:  Když je ladění provedeno prostřednictvím GPIO, provede se v možnostech ladění SoftConsole následující příkaz ladění: „—příkaz „set FPGA_TAP N““.
UJTAG_SEC_EN	0-1	0	0: UJTAG makro je zvoleno, pokud UJTAG_BYPASS = 0, 1: UJTAGMakro _SEC je vybráno, pokud UJTAG_BYPASS= 0.Poznámka:  Tento parametr platí pouze pro PolarFire. To znamená, RODINA = 26.

Poznámky:

• Všechny signály v JTAG Výše uvedený seznam portů TAP musí být ve SmartDesignu povýšen na porty nejvyšší úrovně.
• Porty SEC jsou dostupné pouze při UJTAG_SEC_EN je povoleno prostřednictvím CoreJTAGKonfigurační GUI ladění.
• Při připojování vstupu EN_SEC věnujte zvláštní pozornost. Pokud je EN_SEC povýšen na port nejvyšší úrovně (vstupní kolík zařízení), musíte přistupovat ke stavům Konfigurace I/O během JTAG Programování v části Program Design v toku Libero a ujistěte se, že stav I/0 (pouze výstup) pro port EN_SEC je nastaven na 1.

Registrujte mapu a popisy

Pro CoreJ neexistují žádné registryTAGLadit.

Tok nástrojů

Následující části pojednávají o informacích souvisejících s tokem nástrojů.

Licence

Pro použití tohoto IP Core s Libero SoC není vyžadována licence.

RTL
Pro jádro a testovací plochy je k dispozici kompletní RTL kód, který umožňuje vytvořit instanci jádra pomocí SmartDesign. Simulace, syntéza a rozložení lze provádět v rámci Libero SoC.

SmartDesign
Bývalýample vytvořil instanci view z CoreJTAGDebug je znázorněn na následujícím obrázku. Další informace o použití SmartDesign pro vytváření instancí a generování jader naleznete v části Používání DirectCore v uživatelské příručce Libero® SoC.
Obrázek 4-1. SmartDesign CoreJTAGInstance ladění View pomocí JTAG Záhlaví

Obrázek 4-2. SmartDesign CoreJTAGLadění instance pomocí pinů GPIO

Konfigurace CoreJTAGLadění v SmartDesign

Jádro se konfiguruje pomocí konfiguračního GUI v SmartDesign. Bývalýampsoubor GUI je znázorněn na následujícím obrázku.
Obrázek 4-3. Konfigurace CoreJTAGLadění v SmartDesign

Pro PolarFire, UJTAG_SEC vybere UJTAGMakro _SEC místo UJTAG makro při UJTAG_BYPASS je zakázáno. U všech ostatních rodin je ignorován.
Počet cílů ladění je konfigurovatelný až na 16 cílů ladění s UJTAG_BYPASS deaktivován a až 4 cíle ladění s UJTAG_BYPASS povoleno.
UJTAG_BYPASS vybere ladění přes UJTAG a záhlaví FlashPro a ladění pomocí pinů GPIO.
IR kód Target # je JTAG IR kód přidělený cíli ladění. Musí to být jedinečná hodnota v rozsahu uvedeném v Tabulka 2-1.

Simulační toky

S CoreJ je poskytován uživatelský testbenchTAGLadit. Chcete-li spustit simulace:

1. Vyberte tok uživatelského testovacího prostředí v rámci SmartDesign.
2. Klikněte na Uložit a generovat v podokně Generovat. Vyberte uživatelský testbench z grafického uživatelského rozhraní Core Configuration.

Když SmartDesign vygeneruje projekt Libero, nainstaluje uživatelský testbench files. Chcete-li spustit uživatelský testbench:

1. Nastavte kořen návrhu na CoreJTAGLadění instancí v podokně hierarchie návrhu Libero.
2. Klikněte na Verify Pre-Synthesized Design > Simulate v okně Libero Design Flow. Tím se spustí ModelSim a automaticky se spustí simulace.

Syntéza v Liberu

Chcete-li spustit Synthesis:

1. Klepnutím na ikonu Synthesize v okně Libero SoC Design Flow syntetizujte jádro. Případně klikněte pravým tlačítkem na možnost Syntetizovat v okně Design Flow a vyberte Otevřít interaktivně. V okně Synthesis se zobrazí projekt Synplify®.
2. Klepněte na ikonu Spustit.
   Poznámka: U RTG4 existuje upozornění na zmírnění přechodu události (SET), které lze ignorovat, protože tato IP se používá pouze pro účely vývoje a nebude používána v radiačním prostředí.

Place-and-Route v Liberu

Jakmile je syntéza dokončena, klikněte na ikonu Place and Route (Umístit a trasa) v Libero SoC pro zahájení procesu umístění.

Programování zařízení

Pokud je použita funkce UJAG_SEC a EN_SEC je povýšen na port nejvyšší úrovně (vstupní kolík zařízení), musíte přistupovat ke konfiguraci I/O stavů během JTAG Programování v části Program Design v toku Libero a ujistěte se, že stav I/0 (pouze výstup) pro port EN_SEC je nastaven na 1.

Tato konfigurace je nezbytná pro zachování přístupu k JTAG port pro přeprogramování zařízení, protože definovaná hodnota BSR (Boundary Scan Register) přepíše jakoukoli externí logickou úroveň na EN_SEC během přeprogramování.

Systémová integrace

Následující části pojednávají o informacích souvisejících se systémovou integrací.

Návrh systémové úrovně pro IGLOO2/RTG4

Následující obrázek ukazuje požadavky na design pro provedení JTAG ladění softcore procesoru umístěného v látce od SoftConsole po JTAG rozhraní pro zařízení IGLOO2 a RTG4.
Obrázek 5-1. RTG4/IGLOO2 JTAG Návrh ladění

Design na úrovni systému pro SmartFusion2

Následující obrázek ukazuje požadavky na design pro provedení JTAG ladění softcore procesoru, umístěného v látce od SoftConsole po JTAG rozhraní pro zařízení SmartFusion2.
Obrázek 5-2. SmartFusion2 JTAG Návrh ladění

UJTAG_SEC

Pro řadu zařízení PolarFire toto vydání umožňuje uživateli vybrat si mezi UJTAG a UJTAG_SEC, UJTAGParametr _SEC_EN v GUI bude použit k výběru požadovaného.

Následující obrázek ukazuje jednoduché schéma, které představuje fyzická rozhraní UJTAG/UJTAG_SEC v PolarFire.

Obrázek 5-3. PolarFire UJTAGMakro _SEC

Omezení návrhu

Návrhy s CoreJTAGLadění vyžaduje, aby aplikace dodržovala omezení v toku návrhu, aby bylo možné použít časovou analýzu v doméně TCK hodin.

Chcete-li přidat omezení:

1. Pokud je použit Enhanced Constraint flow v Libero v11.7 nebo vyšší, poklepejte na Constraints > Manage Constraints v okně DesignFlow a klikněte na záložku Timing.
2. Na kartě Časování v okně Constraint Manager klikněte na Nový a vytvořte nový SDC filea pojmenujte file. Omezení návrhu zahrnují omezení zdroje hodin, které lze zadat do tohoto prázdného SDC file.
3. Pokud používáte toky klasických omezení v Libero v11.7 nebo vyšší, klikněte pravým tlačítkem na Vytvořit omezení > Časové omezení v okně Návrhový tok a poté klikněte na Vytvořit nové omezení. Vytvoří nový SDC file. Omezení návrhu zahrnuje omezení zdroje hodin, které je zadáno v tomto prázdném SDC file.
4. Vypočítejte periodu TCK a půlperiodu. TCK je nastaveno na 6 MHz, když se ladění provádí pomocí FlashPro, a je nastaveno na maximální frekvenci 30 MHz, když je ladění podporováno FlashPro5. Po dokončení tohoto kroku zadejte do SDC následující omezení file:
   create_clock -name { TCK } \
   • období TCK_PERIOD \
   • průběh { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Např.ample, následující omezení platí pro návrh, který používá frekvenci TCK 6 MHz.
     create_clock -name { TCK } \
   • období 166.67 \
   • průběh { 0 83.33 } \ [ get_ports { TCK } ]
5. Přiřaďte všechna omezení files pomocí ověření syntézy, místa a cesty a načasovánítages v Správce omezení > karta Časování. To je dokončeno zaškrtnutím příslušných políček pro SDC files, do kterých byla zadána omezení

Historie revizí

Název portu	Šířka	Směr	Popis
JTAG TAP porty
TDI	1	Vstup	Testovací data v. Sériový vstup dat z TAP.
TCK	1	Vstup	Testovací hodiny. Zdroj hodin pro všechny sekvenční prvky v rámci CoreJTAGLadit.
TMS	1	Vstup	Zvolte testovací režim.
TDO	1	Výstup	Otestujte data. Sériový výstup dat do TAP.
TRSTB	1	Vstup	Testovací reset. Aktivní vstup nízkého resetu z TAP.
JTAG Cílové X porty
TGT_TDO_x	1	Vstup	Otestujte data z cíle ladění x do TAP. Připojte se k cílovému portu TDO.
TGT_TCK_x	1	Výstup	Otestujte výstup hodin pro ladění cíle x. TCK je interně v rámci CoreJ povýšen na globální síť s nízkým zkreslenímTAGLadit.
TGT_TRST_x	1	Výstup	Reset aktivního-vysokého testu. Používá se pouze tehdy, když TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Výstup	Reset aktivního-nízkého testu. Používá se pouze, když TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Výstup	Testovací režim Vyberte výstup pro ladění cíle x.
TGT_TDI_x	1	Výstup	Testovací data v. Vstup sériových dat z cíle ladění x.
UJTAG_BYPASS_TCK_x	1	Vstup	Otestujte vstup hodin pro ladění cíle x z pinu GPIO.
UJTAG_BYPASS_TMS_x	1	Vstup	Test Mode Zvolte pro ladění cíle x z GPIO pinu.
UJTAG_BYPASS_TDI_x	1	Vstup	Test Data In, Sériová data pro ladění cíle x z GPIO pinu.
UJTAG_BYPASS_TRSTB_x	1	Vstup	Testovací reset. Resetujte vstup pro ladění cíle x z pinu GPIO.
UJTAG_BYPASS_TDO_x	1	Výstup	Test Data Out, Sériová data z ladícího cíle x z GPIO pinu.
SEC porty
EN_SEC	1	Vstup	Aktivuje zabezpečení. Umožňuje uživatelskému návrhu přepsat externí vstup TDI a TRSTB do TAP.Pozor: Při připojování tohoto portu buďte zvláště opatrní. Další podrobnosti naleznete v poznámce níže a v části Programování zařízení.
TDI_SEC	1	Vstup	Přepsání zabezpečení TDI. Přepíše externí vstup TDI do TAP, když je EN_SEC VYSOKÉ.
TRSTB_SEC	1	Vstup	Přepsání zabezpečení TRSTB. Přepíše externí vstup TRSTB do TAP, když je SEC_EN HIGH.
UTRSTB	1	Výstup	Test reset monitoru
UTMS	1	Výstup	Test Mode Zvolte Monitor

Mikročip Webmísto

Microchip poskytuje online podporu prostřednictvím našeho webmísto na www.microchip.com/. Tento webmísto se používá k výrobě files a informace snadno dostupné zákazníkům. Některý dostupný obsah zahrnuje:

• Podpora produktu – Datové listy a errata, aplikační poznámky a sampprogramy, zdroje návrhů, uživatelské příručky a dokumenty podpory hardwaru, nejnovější verze softwaru a archivovaný software
• Obecná technická podpora – Často kladené otázky (FAQ), požadavky na technickou podporu, online diskusní skupiny, seznam členů programu Microchip design partnera
• Podnikání mikročipu – Průvodce pro výběr produktů a objednávky, nejnovější tiskové zprávy Microchip, seznam seminářů a akcí, seznamy prodejních kanceláří Microchip, distributorů a zástupců továren

Služba upozornění na změnu produktu

Služba oznamování změn produktů společnosti Microchip pomáhá zákazníkům udržovat aktuální informace o produktech společnosti Microchip. Předplatitelé obdrží e-mailové upozornění, kdykoli dojde ke změnám, aktualizacím, revizím nebo chybám souvisejícím s konkrétní produktovou řadou nebo vývojovým nástrojem, který je zajímá.

Chcete-li se zaregistrovat, přejděte na www.microchip.com/pcn a postupujte podle pokynů k registraci Zákaznická podpora  Uživatelé produktů Microchip mohou získat pomoc prostřednictvím několika kanálů:

• Distributor nebo zástupce
• Místní prodejní kancelář
• Technická podpora Embedded Solutions Engineer (ESE) Zákazníci by se měli s žádostí o podporu obrátit na svého distributora, zástupce nebo ESE. Zákazníkům jsou k dispozici také místní prodejní kanceláře. Seznam prodejních kanceláří a míst je součástí tohoto dokumentu.

Technická podpora je k dispozici prostřednictvím webmísto na: www.microchip.com/support

Funkce ochrany kódem zařízení Microchip

Všimněte si následujících podrobností o funkci ochrany kódu na zařízeních Microchip:

• Produkty Microchip splňují specifikace obsažené v jejich konkrétním datovém listu Microchip.
• Společnost Microchip věří, že její řada produktů je bezpečná, pokud je používána zamýšleným způsobem a za normálních podmínek.
• Při pokusech o narušení funkcí ochrany kódu zařízení Microchip se používají nepoctivé a možná i nezákonné metody. Domníváme se, že tyto metody vyžadují použití produktů Microchip způsobem mimo provozní specifikace obsažené v datových listech Microchip. Pokusy o porušení těchto funkcí ochrany kódu s největší pravděpodobností nelze provést bez porušení práv duševního vlastnictví společnosti Microchip.
• Microchip je ochoten spolupracovat s každým zákazníkem, který má obavy o integritu svého kódu.
• Společnost Microchip ani žádný jiný výrobce polovodičů nemůže zaručit bezpečnost svého kódu. Ochrana kódem neznamená, že garantujeme, že produkt je „nerozbitný“. Ochrana kódu se neustále vyvíjí. My ve společnosti Microchip jsme odhodláni neustále zlepšovat funkce ochrany kódu našich produktů. Pokusy prolomit funkci ochrany kódu Microchip mohou být porušením zákona Digital Millennium Copyright Act. Pokud takové činy umožňují neoprávněný přístup k vašemu softwaru nebo jinému dílu chráněnému autorským právem, můžete mít právo podat žalobu o pomoc podle tohoto zákona.

Právní upozornění

Informace obsažené v této publikaci jsou poskytovány výhradně za účelem navrhování a používání produktů Microchip. Informace týkající se aplikací zařízení a podobně jsou poskytovány pouze pro vaše pohodlí a mohou být nahrazeny aktualizacemi. Je vaší odpovědností zajistit, aby vaše aplikace odpovídala vašim specifikacím.
TYTO INFORMACE POSKYTUJE SPOLEČNOST MICROCHIP „TAK JAK JSOU“. MICROCHIP NEPOSKYTUJE ŽÁDNÁ PROHLÁŠENÍ
NEBO ZÁRUKY JAKÉHOKOLI DRUHU, VÝSLOVNÉ NEBO PŘEDPOKLÁDANÉ, PÍSEMNÉ NEBO ÚSTNÍ, ZÁKONNÉ
NEBO JINAK, TÝKAJÍCÍ SE INFORMACÍ VČETNĚ, ALE NE OMEZENÍ NA JAKÉKOLI PŘEDPOKLÁDANÉ
ZÁRUKY NEPORUŠENÍ PRÁV, SCHOPNOSTI OBCHODNÍKA A VHODNOSTI PRO KONKRÉTNÍ ÚČEL NEBO ZÁRUKY VZTAHUJÍCÍ SE K JEHO STAVU, KVALITĚ NEBO VÝKONU. V ŽÁDNÉM PŘÍPADĚ NEBUDE MICROCHIP ODPOVĚDNÁ ZA JAKÉKOLI NEPŘÍMÉ, ZVLÁŠTNÍ, TRESTNÉ, NÁHODNÉ NEBO NÁSLEDNÉ ZTRÁTY, ŠKODY, NÁKLADY NEBO NÁKLADY JAKÉHOKOLI DRUHU, JAKKOLI SOUVISEJÍCÍ S INFORMACÍ NEBO JEJICH POUŽITÍM, AŤ JAK JAK BY TO ZPŮSOBILÉ, DOKONCE NEJAK ZPŮSOB. NEBO JSOU ŠKODY PŘEDvídatelné. CELKOVÁ ODPOVĚDNOST SPOLEČNOSTI MICROCHIP ZA VŠECHNY NÁROKY SOUVISEJÍCÍ S INFORMACEMI NEBO JEJICH POUŽITÍM NEPŘEKROČÍ V NEJVYŠŠÍM ROZSAHU POVOLENÉM ZÁKONEM, KTERÉ JSTE ZA INFORMACE ZAPLATILI PŘÍMO SPOLEČNOSTI MICROCHIP. Použití zařízení Microchip v aplikacích na podporu života a/nebo v bezpečnostních aplikacích je zcela na riziko kupujícího a kupující souhlasí s tím, že bude Microchip bránit, odškodnit a chránit před všemi škodami, nároky, žalobami nebo výdaji vyplývajícími z takového použití. Žádné licence nejsou poskytovány, implicitně ani jinak, v rámci jakýchkoli práv duševního vlastnictví společnosti Microchip, pokud není uvedeno jinak.

AMERIKY	ASIE/PACIFIK	ASIE/PACIFIK	EVROPA
Kancelář společnosti2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Fax: 480-792-7277Technická podpora: www.microchip.com/support Web Adresa: www.microchip.com AtlantaDuluth, GAtel: 678-957-9614Fax: 678-957-1455Austin, TXtel: 512-257-3370Boston Westborough, MA Tel: 774-760-0087Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071Fax: 630-285-0075DallasAddison, TXTel: 972-818-7423Fax: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TXtel: 281-894-5983Indianapolis Noblesville, IN Tel: 317-773-8323Fax: 317-773-5453Tel: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523Fax: 949-462-9608Tel: 951-273-7800Raleigh, NCtel: 919-844-7510New York, NYtel: 631-435-6000San Jose, CATel: 408-735-9110Tel: 408-436-4270Kanada – TorontoTel: 905-695-1980Fax: 905-695-2078	Austrálie – SydneyTel: 61-2-9868-6733Čína – PekingTel: 86-10-8569-7000Čína – Čcheng-tuTel: 86-28-8665-5511Čína – ChongqingTel: 86-23-8980-9588Čína – DongguanTel: 86-769-8702-9880Čína – GuangzhouTel: 86-20-8755-8029Čína – Chang-čouTel: 86-571-8792-8115Čína – SAR Hong KongTel: 852-2943-5100Čína – NanjingTel: 86-25-8473-2460Čína – Čching-taoTel: 86-532-8502-7355Čína – ŠanghajTel: 86-21-3326-8000Čína – ShenyangTel: 86-24-2334-2829Čína – ShenzhenTel: 86-755-8864-2200Čína – SuzhouTel: 86-186-6233-1526Čína – WuhanTel: 86-27-5980-5300Čína – XianTel: 86-29-8833-7252Čína – XiamenTel: 86-592-2388138Čína – ZhuhaiTel: 86-756-3210040	Indie – BangaloreTel: 91-80-3090-4444Indie – Nové DillíTel: 91-11-4160-8631Indie - PuneTel: 91-20-4121-0141Japonsko – ÓsakaTel: 81-6-6152-7160Japonsko – TokioTel: 81-3-6880- 3770Korea – DaeguTel: 82-53-744-4301Korea – SoulTel: 82-2-554-7200Malajsie - Kuala LumpurTel: 60-3-7651-7906Malajsie – PenangTel: 60-4-227-8870Filipíny – ManilaTel: 63-2-634-9065SingapurTel: 65-6334-8870Tchaj-wan – Hsin ChuTel: 886-3-577-8366Tchaj-wan – KaohsiungTel: 886-7-213-7830Tchaj-wan – Tchaj-pejTel: 886-2-2508-8600Thajsko – BangkokTel: 66-2-694-1351Vietnam – Ho Či MinTel: 84-28-5448-2100	Rakousko – WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Dánsko – KodaňTel: 45-4485-5910Fax: 45-4485-2829Finsko – EspooTel: 358-9-4520-820Francie – PařížTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Německo – GarchingTel: 49-8931-9700Německo – HaanTel: 49-2129-3766400Německo – HeilbronnTel: 49-7131-72400Německo – KarlsruheTel: 49-721-625370Německo – MnichovTel: 49-89-627-144-0Fax: 49-89-627-144-44Německo – RosenheimTel: 49-8031-354-560Izrael – Ra'ananaTel: 972-9-744-7705Itálie – MilánTel: 39-0331-742611Fax: 39-0331-466781Itálie – PadovaTel: 39-049-7625286Nizozemsko – DrunenTel: 31-416-690399Fax: 31-416-690340Norsko – TrondheimTel: 47-72884388Polsko – VaršavaTel: 48-22-3325737Rumunsko – BukurešťTel: 40-21-407-87-50Španělsko - MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Švédsko – GöteborgTel: 46-31-704-60-40Švédsko – StockholmTel: 46-8-5090-4654Velká Británie – WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820

Dokumenty / zdroje

Technologie Microchip CoreJTAGLadění procesorů [pdfUživatelská příručka CoreJTAGLadění procesorů, CoreJTAGLadění, procesory

Reference

• Uživatelská příručka