Microchip Tecnologia Nucleo JTAG Guida per l'utente dei processori di debug

Introduzione

Nucleo JTAG Debug v4.0 facilita la connessione di Joint Test Action Group (JTAG) processori soft core compatibili con JTAG TAP o pin GPIO (General Purpose Input/Output) per il debug. Questo core IP facilita il debug di un massimo di 16 processori soft core all'interno di un singolo dispositivo e fornisce anche il supporto per il debug dei processori su quattro dispositivi separati tramite GPIO.

Caratteristiche

CoreJTAGIl debug ha le seguenti caratteristiche principali:

• Fornisce al tessuto l'accesso al JTAG interfaccia tramite JTAG TAP.
• Fornisce al tessuto l'accesso al JTAG interfaccia tramite i pin GPIO.
• Configura il supporto del codice IR per JTAG scavo di gallerie.
• Supporta il collegamento di più dispositivi tramite JTAG TAP.
• Supporta il debug multiprocessore.
• Promuove segnali di clock e reset separati alle risorse di routing a bassa inclinazione.
• Supporta sia il ripristino del target attivo-basso che quello attivo-alto.
• Sostiene JTAG Interfaccia del monitor di sicurezza (UJTAG_SEC) per i dispositivi PolarFire.

Versione principale
Questo documento si applica a CoreJTAGEseguire il debug v4.0

Famiglie supportate

• PolarFire®
• RTG4™
• IGLOO®2
• Smart Fusion® 2
• Smart Fusion
• ProASIC3/3E/3L
• IGLOO
• IGLOOe/+

Utilizzo e prestazioni del dispositivo

I dati sull'utilizzo e sulle prestazioni sono elencati nella seguente tabella per le famiglie di dispositivi supportate. I dati riportati in questa tabella sono solo indicativi. L'utilizzo complessivo del dispositivo e le prestazioni del core dipendono dal sistema.
Tabella 1. Utilizzo e prestazioni del dispositivo

Famiglia	Piastrelle sequenziali	Combinatorio	Totale	Utilizzo Dispositivo	Totale %	Prestazioni (MHz)
Fuoco Polare	17	116	299554	Modello MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
Smart Fusion2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
Smart Fusion	17	151	4608	Modello A2F200M3F	3.65	63.53
IGLOO	17	172	3072	Modello AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Nota: I dati in questa tabella sono stati ottenuti utilizzando Verilog RTL con le tipiche impostazioni di sintesi e layout su -1 parti. I parametri di primo livello o generici sono stati lasciati alle impostazioni predefinite.

Descrizione funzionale

CoreJTAGIl debug utilizza l'UJTAG macro hard per fornire l'accesso a JTAG interfaccia dal tessuto FPGA. L'U.JTAG hard macro facilita la connessione all'uscita del controller MSS o ASIC TAP dal fabric. Solo un'istanza dell'UJTAG la macro è consentita nel tessuto.
Figura 1-1. CoreJTAGDiagramma a blocchi di debug

CoreJTAGDebug contiene un'istanza di uj_jtag controller del tunnel, che implementa un JTAG controllore del tunnel per facilitare JTAG tunneling tra un programmatore FlashPro e un processore softcore di destinazione. Il processore softcore è connesso tramite l'FPGA dedicato JTAG pin di interfaccia. Le scansioni IR dal JTAG interfaccia sono inaccessibili nel tessuto FPGA. Pertanto, il protocollo tunnel è necessario per facilitare le scansioni IR e DR alla destinazione di debug, che supporta lo standard di settore JTAG interfaccia. Il controllore del tunnel decodifica il pacchetto del tunnel trasferito come scansione DR e genera una scansione IR o DR risultante, in base al contenuto del pacchetto del tunnel e al contenuto del registro IR fornito tramite UIREG. Il controller del tunnel decodifica anche il pacchetto del tunnel, quando il contenuto del registro IR corrisponde al suo codice IR.

Figura 1-2. Protocollo pacchetto tunnel

Un parametro di configurazione fornisce la configurazione del codice IR utilizzato dal controller del tunnel. Per facilitare il debug di più processori softcore all'interno di un singolo progetto, il numero di controller di tunnel istanziati è configurabile da 1 a 16, fornendo un JTAG interfaccia conforme a ciascun processore di destinazione. Ciascuno di questi processori target è indirizzabile tramite un codice IR univoco impostato al momento dell'istanziazione.

Un buffer CLKINT o BFR viene istanziato sulla riga TGT_TCK di ciascuna interfaccia di debug del processore di destinazione.

La linea URSTB dell'UJTAG macro (TRSTB) viene promossa a risorsa globale all'interno di CoreJTAGDebug. Un inverter opzionale è posizionato sulla linea TGT_TRST all'interno di CoreJTAGDebug per la connessione a una destinazione di debug, che dovrebbe quindi essere connessa a un'origine di ripristino attivo-alto. È configurato quando si presume che il segnale TRSTB in ingresso dal JTAG TAP è attivo basso. Se questa configurazione richiede una o più destinazioni di debug, verrà consumata un'ulteriore risorsa di instradamento globale.

La linea URSTB dell'UJTAG macro (TRSTB) viene promossa a risorsa globale all'interno di CoreJTAGDebug. Un inverter opzionale è posizionato sulla linea TGT_TRST all'interno di CoreJTAGDebug per la connessione a una destinazione di debug, che dovrebbe quindi essere connessa a un'origine di ripristino attivo-alto. È configurato quando si presume che il segnale TRSTB in ingresso dal JTAG TAP è attivo basso. TGT_TRSTN è l'output basso attivo predefinito per la destinazione di debug. Se questa configurazione richiede una o più destinazioni di debug, verrà consumata un'ulteriore risorsa di instradamento globale.

Figura 1-3. CoreJTAGDebug dei dati seriali e del clock

Concatenamento del dispositivo

Fare riferimento alle guide per l'utente alla programmazione FPGA per la scheda o famiglia di sviluppo specifica. Ogni scheda di sviluppo può operare a diversi volumitages, e puoi scegliere di verificare se è possibile con le loro piattaforme di sviluppo. Inoltre, se utilizzi più schede di sviluppo, assicurati che condividano un terreno comune.

Tramite l'intestazione FlashPro
Per supportare il concatenamento di più dispositivi nella struttura utilizzando l'intestazione FlashPro, più istanze di uj_jtag sono necessarie. Questa versione del core fornisce l'accesso a un massimo di 16 core senza la necessità di istanziare manualmente uj_jtag. Ogni core ha un codice IR univoco (da 0x55 a 0x64) che fornirà l'accesso al core specifico corrispondente al codice ID.

Figura 1-4. Più processori in un singolo dispositivo Un singolo dispositivo

Per usare CoreJTAGEseguire il debug su più dispositivi, uno dei dispositivi deve diventare il master. Questo dispositivo contiene il CoreJTAGNucleo di debug. Ogni processore è quindi collegato come segue:
Figura 1-5. Più processori su due dispositivi

Per eseguire il debug di un core su un'altra scheda, il JTAG segnali da CoreJTAGI debug vengono promossi ai pin di primo livello nello SmartDesign. Questi sono poi collegati al JTAG segnali direttamente sul processore.
Nota: Un CoreJTAGIl debug, nel progetto della seconda scheda, è facoltativo Si noti che il file UJ_JTAG macro e l'intestazione FlashPro non sono utilizzate nel progetto della seconda scheda.

Per selezionare un processore per il debug in SoftConsole, fare clic sulle configurazioni di debug, quindi fare clic sulla scheda Debugger.

Il comando, mostrato nell'immagine seguente, viene eseguito.

Figura 1-6. Configurazione del debugger UJ_JTAG_IRCODICE

L'UJ_JTAG_IRCODE può essere modificato a seconda del processore di cui si sta eseguendo il debug. Per esample: per eseguire il debug di un processore nel dispositivo 0, il file UJ_JTAG_IRCODE può essere impostato su 0x55 o 0x56.

Tramite GPIO
Per eseguire il debug su GPIO, il parametro UJTAG _BYPASS è selezionato. È possibile eseguire il debug di uno e quattro core su intestazioni o pin GPIO. Per eseguire una sessione di debug utilizzando GPIO da SoftConsole v5.3 o versioni successive, la configurazione di debug deve essere impostata come segue:
Figura 1-7. GPIO di configurazione del debugger

Nota: Se esegui il debug su GPIO, non puoi contemporaneamente eseguire il debug del processore tramite FlashPro Header o Embedded FlashPro5, sulle schede di sviluppo. Per esample: FlashPro Header o Embedded FlashPro5 sono disponibili per facilitare il debug utilizzando Identifica o SmartDebug.
Figura 1-8. Debug su pin GPIO

Concatenamento di dispositivi tramite pin GPIO
Per supportare il concatenamento di più dispositivi tramite GPIO, l'UJTAGIl parametro _BYPASS deve essere selezionato. Quindi i segnali TCK, TMS e TRSTb possono essere promossi alle porte di livello superiore. Tutti i processori target hanno TCK, TMS e TRSTb. Questi non sono mostrati di seguito.
Figura 1-9. Concatenamento di dispositivi tramite pin GPIO

In una base JTAG catena, il TDO di un processore si collega al TDI di un altro processore e continua finché tutti i processori non sono concatenati, in questo modo. Il TDI del primo processore e il TDO dell'ultimo processore si collegano al JTAG programmatore che concatena tutti i processori. Il JTAG i segnali dai processori vengono indirizzati a CoreJTAGDebug, dove possono essere concatenati. Se il concatenamento tra più dispositivi è completato, il dispositivo con CoreJTAGIl debug diventa il dispositivo principale.

In uno scenario di debug GPIO, in cui un codice IR non è assegnato a ciascun processore, viene utilizzato uno script OpenOCD modificato per selezionare quale dispositivo viene sottoposto a debug. Uno script OpenOCD viene modificato per selezionare quale dispositivo è sottoposto a debug. Per un design Mi-V, il file si trova nel percorso di installazione di SoftConsole, sotto openocd/scripts/board/microsemi-riscv.cfg. Per gli altri processori, il files si trovano nella stessa posizione openocd.
Nota:  Anche le opzioni di configurazione del debug devono essere aggiornate, se il file file è stato rinominato

Figura 1-10. Configurazione di debug

Apri username-riscv-gpio-chain.cfg, di seguito è riportato un example di ciò che deve essere visto:

Figura 1-11. Configurazione MIV File

Le seguenti impostazioni funzionano per il debug di un singolo dispositivo su GPIO. Per eseguire il debug di una catena, è necessario aggiungere ulteriori comandi, in modo che i dispositivi non sottoposti a debug vengano messi in modalità bypass.

Per due processori in una catena, i seguenti sampviene eseguito il comando le:

Ciò consente il debug del processore softcore di destinazione 1 mettendo il processore softcore di destinazione 0 in modalità bypass. Per eseguire il debug del processore softcore di destinazione 0, viene utilizzato il seguente comando:

Nota:  L'unica differenza tra queste due configurazioni è che l'origine, che chiama la configurazione Microsemi RISCV file (microsemi-riscv.cfg) viene prima, durante il debug del processore softcore di destinazione 0, o per secondo, durante il debug del processore softcore di destinazione 1. Per più di due dispositivi nella catena, j aggiuntivotag newtaps viene aggiunto. Per esample, se ci sono tre processori in una catena, allora viene usato il seguente comando:

Figura 1-12. ExampSistema di debug

Interfaccia

Le sezioni seguenti discutono le informazioni relative all'interfaccia.

Parametri di configurazione

Le opzioni di configurazione per CoreJTAGI debug sono descritti nella tabella seguente. Se è richiesta una configurazione diversa da quella predefinita, utilizzare la finestra di dialogo Configurazione in SmartDesign per selezionare i valori appropriati per le opzioni configurabili.
Tabella 2-1. CoreJTAGOpzioni di configurazione del debug

Nome	Intervallo valido	Predefinito	Descrizione
NUM_DEBUG_TGTS	1-16	1	Il numero di destinazioni di debug disponibili tramite FlashPro (UJTAG_DEBUG = 0) è 1-16. Il numero di destinazioni di debug disponibili tramite GPIO (UJTAG_DEBUG = 1) è 1-4.
CODICE IR_TGT_x	Da 0X55 a 0X64	0X55	JTAG Codice IR, uno per destinazione di debug. Il valore specificato deve essere univoco per questa destinazione di debug. Il controller del tunnel associato a questa interfaccia di destinazione di debug guida solo TDO e guida l'interfaccia di debug di destinazione, quando il contenuto del registro IR corrisponde a questo codice IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: l'uscita TGT_TRSTN_x è collegata a una forma globale dell'uscita URSTB attivo-basso dell'UJTAG macro.1: l'uscita TGT_TRST è internamente connessa a una forma invertita globale dell'uscita URSTB attivo-basso dell'UJTAG macro. Viene consumata una risorsa di instradamento globale aggiuntiva se questo parametro è impostato su 1 per qualsiasi destinazione di debug.
UJTAG_CIRCONVALLAZIONE	0-1	0	0: GPIO Debug è disabilitato, Debug è disponibile tramite FlashPro Header o Embedded FlashPro5.1: GPIO Debug è abilitato, Debug è disponibile tramite pin GPIO selezionati dall'utente sulla scheda.Nota:  Quando il debug viene eseguito tramite GPIO, nelle opzioni di debug di SoftConsole viene eseguito il seguente comando di debug: “—command “set FPGA_TAP N”“.
UJTAG_SEC_IT	0-1	0	0: UJTAG la macro è selezionata se UJTAG_BYPASS = 0. 1: UJTAGLa macro _SEC è selezionata se UJTAG_ESCLUSIONE= 0.Nota:  Questo parametro si applica solo a PolarFire. Cioè, FAMIGLIA = 26.

Descrizioni dei segnali
La tabella seguente elenca le descrizioni dei segnali per CoreJTAGEseguire il debug.
Tabella 2-2. CoreJTAGEseguire il debug dei segnali di I/O

Nome	Intervallo valido	Predefinito	Descrizione
NUM_DEBUG_TGTS	1-16	1	Il numero di destinazioni di debug disponibili tramite FlashPro (UJTAG_DEBUG = 0) è 1-16. Il numero di destinazioni di debug disponibili tramite GPIO (UJTAG_DEBUG = 1) è 1-4.
CODICE IR_TGT_x	Da 0X55 a 0X64	0X55	JTAG Codice IR, uno per destinazione di debug. Il valore specificato deve essere univoco per questa destinazione di debug. Il controller del tunnel associato a questa interfaccia di destinazione di debug guida solo TDO e guida l'interfaccia di debug di destinazione, quando il contenuto del registro IR corrisponde a questo codice IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: l'uscita TGT_TRSTN_x è collegata a una forma globale dell'uscita URSTB attivo-basso dell'UJTAG macro.1: l'uscita TGT_TRST è internamente connessa a una forma invertita globale dell'uscita URSTB attivo-basso dell'UJTAG macro. Viene consumata una risorsa di instradamento globale aggiuntiva se questo parametro è impostato su 1 per qualsiasi destinazione di debug.
UJTAG_CIRCONVALLAZIONE	0-1	0	0: GPIO Debug è disabilitato, Debug è disponibile tramite FlashPro Header o Embedded FlashPro5.1: GPIO Debug è abilitato, Debug è disponibile tramite pin GPIO selezionati dall'utente sulla scheda.Nota:  Quando il debug viene eseguito tramite GPIO, nelle opzioni di debug di SoftConsole viene eseguito il seguente comando di debug: “—command “set FPGA_TAP N”“.
UJTAG_SEC_IT	0-1	0	0: UJTAG la macro è selezionata se UJTAG_BYPASS = 0. 1: UJTAGLa macro _SEC è selezionata se UJTAG_ESCLUSIONE= 0.Nota:  Questo parametro si applica solo a PolarFire. Cioè, FAMIGLIA = 26.

Note:

• Tutti i segnali in JTAG L'elenco delle porte TAP di cui sopra deve essere promosso a porte di primo livello in SmartDesign.
• Le porte SEC sono disponibili solo quando UJTAG_SEC_EN è abilitato tramite CoreJTAGGUI di configurazione del debug.
• Prestare particolare attenzione quando si collega l'ingresso EN_SEC. Se EN_SEC viene promosso a una porta di primo livello (pin di input del dispositivo), è necessario accedere a Configure I/O States During JTAG sezione di programmazione della progettazione del programma nel flusso Libero e assicurarsi che lo stato I/0 (solo uscita) per la porta EN_SEC sia impostato su 1.

Registrati Mappa e descrizioni

Non ci sono registri per CoreJTAGEseguire il debug.

Flusso degli strumenti

Le sezioni seguenti discutono le informazioni relative al flusso degli strumenti.

Licenza

Non è necessaria una licenza per utilizzare questo IP Core con Libero SoC.

RTL
Viene fornito il codice RTL completo per il core e i testbench, consentendo l'istanziazione del core con SmartDesign. Simulazione, sintesi e layout possono essere eseguiti all'interno di Libero SoC.

Smart Design
un example istanziato view di Core JTAGIl debug è mostrato nella figura seguente. Per ulteriori informazioni sull'utilizzo di SmartDesign per istanziare e generare i core, fare riferimento alla Guida utente Using DirectCore in Libero® SoC.
Figura 4-1. SmartDesign CoreJTAGIstanza di debug View usando jTAG Intestazione

Figura 4-2. SmartDesign CoreJTAGIstanza di debug utilizzando pin GPIO

Configurazione di CoreJTAGDebug in SmartDesign

Il core viene configurato utilizzando la GUI di configurazione in SmartDesign. Un example della GUI è mostrato nella figura seguente.
Figura 4-3. Configurazione di CoreJTAGDebug in SmartDesign

Per PolarFire, UJTAG_SEC seleziona l'UJTAG_SEC macro invece di UJTAG macro quando UJTAG_BYPASS è disabilitato. Viene ignorato per tutte le altre famiglie.
Il numero di target di debug è configurabile fino a 16 target di debug, con UJTAG_BYPASS disabilitato e fino a 4 target di debug, con UJTAG_BYPASS abilitato.
UJTAG_BYPASS seleziona il debug tramite UJTAG e l'intestazione FlashPro e il debug tramite i pin GPIO.
Il codice IR Target # è JTAG Codice IR assegnato alla destinazione di debug. Deve essere un valore univoco compreso nell'intervallo specificato in Tabella 2-1.

Flussi di simulazione

Un testbench utente è fornito con CoreJTAGDebug. Per eseguire le simulazioni:

1. Selezionare il flusso del banco di prova utente all'interno di SmartDesign.
2. Fare clic su Salva e genera nel riquadro Genera. Selezionare il testbench utente dalla GUI di configurazione principale.

Quando SmartDesign genera il progetto Libero, installa il testbench utente fileS. Per eseguire il banco di prova utente:

1. Imposta la radice del progetto su CoreJTAGDebug dell'istanza nel riquadro della gerarchia di progettazione di Libero.
2. Fare clic su Verifica progetto pre-sintetizzato > Simula nella finestra Libero Design Flow. Questo avvia ModelSim ed esegue automaticamente la simulazione.

Sintesi in Libero

Per eseguire la sintesi:

1. Fare clic sull'icona Sintetizza nella finestra Flusso di progettazione del SoC Libero per sintetizzare il nucleo. In alternativa, fare clic con il pulsante destro del mouse sull'opzione Sintetizza nella finestra Design Flow e selezionare Apri in modo interattivo. La finestra Synthesis visualizza il progetto Synplify®.
2. Fare clic sull'icona Esegui.
   Nota: Per RTG4, è presente un avviso mitigato da eventi transitori (SET), che può essere ignorato poiché questo IP viene utilizzato solo per scopi di sviluppo e non verrà utilizzato in un ambiente con radiazioni.

Luogo-e-Percorso in Libero

Una volta completata la sintesi, fare clic sull'icona Place and Route nel SoC Libero per avviare il processo di posizionamento.

Programmazione del dispositivo

Se viene utilizzata la funzione UJAG_SEC e EN_SEC viene promossa a una porta di livello superiore (pin di input del dispositivo), è necessario accedere a Configura stati I/O durante JTAG sezione di programmazione della progettazione del programma nel flusso Libero e assicurarsi che lo stato I/0 (solo uscita) per la porta EN_SEC sia impostato su 1.

Questa configurazione è necessaria per mantenere l'accesso a JTAG porta per la riprogrammazione del dispositivo, poiché il valore Boundary Scan Register (BSR) definito sovrascrive qualsiasi livello logico esterno su EN_SEC durante la riprogrammazione.

Integrazione del sistema

Le seguenti sezioni discutono le informazioni relative all'integrazione del sistema.

Progettazione a livello di sistema per IGLOO2/RTG4

La figura seguente mostra i requisiti di progettazione per eseguire JTAG debugging di un processore softcore, situato nel fabric da SoftConsole al JTAG interfaccia per dispositivi IGLOO2 e RTG4.
Figura 5-1. RTG4/IGLOO2 JTAG Progettazione di debug

Progettazione a livello di sistema per SmartFusion2

La figura seguente mostra i requisiti di progettazione per eseguire JTAG debugging di un processore softcore, localizzato in fabric da SoftConsole al JTAG interfaccia per dispositivi SmartFusion2.
Figura 5-2. SmartFusion2 JTAG Progettazione di debug

UJTAG_SEC

Per la famiglia di dispositivi PolarFire, questa versione consente all'utente di scegliere tra UJTAG e U.JTAG_SEC, l'UJTAGIl parametro _SEC_EN nella GUI verrà utilizzato per selezionare quello desiderato.

La figura seguente mostra un semplice diagramma che rappresenta le interfacce fisiche di UJTAG/UJTAG_SEC in PolarFire.

Figura 5-3. PolarFire UJTAG_MacroSEC

Vincoli di progettazione

I progetti con CoreJTAGIl debug richiede che l'applicazione segua i vincoli, nel flusso di progettazione, per consentire l'utilizzo dell'analisi della temporizzazione nel dominio dell'orologio TCK.

Per aggiungere i vincoli:

1. Se viene utilizzato il flusso Vincoli avanzati in Libero v11.7 o versioni successive, fare doppio clic su Vincoli > Gestisci vincoli nella finestra DesignFlow e fare clic sulla scheda Temporizzazione.
2. Nella scheda Temporizzazione della finestra Gestore vincoli, fare clic su Nuovo per creare un nuovo SDC file, e denominare il file. I vincoli di progettazione includono i vincoli della sorgente di clock che possono essere immessi in questo SDC vuoto file.
3. Se viene utilizzato il Classic Constraint Flows in Libero v11.7 o versioni successive, fare clic con il pulsante destro del mouse su Create Constraints > Timing Constraint, nella finestra Design Flow, quindi fare clic su Create New Constraint. Crea una nuova DSC file. I vincoli di progettazione includono i vincoli della sorgente di clock, che vengono inseriti in questo SDC vuoto file.
4. Calcolare il periodo TCK e mezzo periodo. TCK è impostato su 6 MHz quando il debug viene eseguito con FlashPro ed è impostato su una frequenza massima di 30 MHz quando il debug è supportato da FlashPro5. Dopo aver completato questo passaggio, inserisci i seguenti vincoli nell'SDC file:
   create_clock -nome { TCK } \
   • periodo TCK_PERIOD \
   • forma d'onda { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Per esample, i seguenti vincoli vengono applicati per un progetto che utilizza una frequenza TCK di 6 MHz.
     create_clock -nome { TCK } \
   • periodo 166.67 \
   • forma d'onda { 0 83.33 } \ [ get_ports { TCK } ]
5. Associare tutti i vincoli files con la verifica di sintesi, luogo e percorso e tempistica stages nel Gestore dei vincoli > scheda Temporizzazione. Ciò si completa selezionando le relative caselle di controllo per il DSC files in cui sono stati inseriti i vincoli

Cronologia delle revisioni

Nome della porta	Larghezza	Direzione	Descrizione
JTAG TAP Porte
TDI	1	Ingresso	Dati di prova in ingresso. Ingresso dati seriale da TAP.
TCK	1	Ingresso	Orologio di prova. Sorgente di clock per tutti gli elementi sequenziali all'interno di CoreJTAGEseguire il debug.
Stimolazione magnetica	1	Ingresso	Selezionare la modalità di prova.
TDO	1	Produzione	Dati di prova fuori. Uscita dati seriale su TAP.
TRSTB	1	Ingresso	Ripristino di prova. Ingresso reset basso attivo da TAP.
JTAG Mira a X porte
TGT_TDO_x	1	Ingresso	Testare i dati dalla destinazione di debug x al TAP. Connettersi alla porta TDO di destinazione.
TGT_TCK_x	1	Produzione	Test dell'output dell'orologio per eseguire il debug della destinazione x. TCK viene promosso a una rete globale a bassa inclinazione internamente all'interno di CoreJTAGEseguire il debug.
TGT_TRST_x	1	Produzione	Ripristino del test attivo-alto. Utilizzato solo quando TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Produzione	Ripristino del test attivo-basso. Utilizzato solo quando TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Produzione	Modalità test Seleziona l'output per eseguire il debug della destinazione x.
TGT_TDI_x	1	Produzione	Dati di prova in ingresso. Input di dati seriali dalla destinazione di debug x.
UJTAG_BYPASS_TCK_x	1	Ingresso	Prova l'input dell'orologio per eseguire il debug della destinazione x dal pin GPIO.
UJTAG_BYPASS_TMS_x	1	Ingresso	Modalità test Selezionare per eseguire il debug della destinazione x dal pin GPIO.
UJTAG_BYPASS_TDI_x	1	Ingresso	Test Data In, dati seriali per eseguire il debug del target x dal pin GPIO.
UJTAG_BYPASS_TRSTB_x	1	Ingresso	Ripristino di prova. Reimposta l'input per eseguire il debug della destinazione x dal pin GPIO.
UJTAG_BYPASS_TDO_x	1	Produzione	Dati di test in uscita, dati seriali dalla destinazione di debug x dal pin GPIO.
Porti SEC
IT_SEC	1	Ingresso	Abilita la sicurezza. Consente alla progettazione dell'utente di sovrascrivere l'input TDI e TRSTB esterno al TAP.Attenzione: Prestare particolare attenzione quando si collega questa porta. Vedere la nota di seguito e la programmazione del dispositivo per ulteriori dettagli.
TDI_SEC	1	Ingresso	Override della sicurezza TDI. Sostituisce l'input TDI esterno al TAP quando EN_SEC è HIGH.
TRSTB_SEC	1	Ingresso	TRSTB Sostituzione della sicurezza. Sostituisce l'input TRSTB esterno al TAP quando SEC_EN è HIGH.
UTRSTB	1	Produzione	Testare il monitor di ripristino
UTM	1	Produzione	Modalità test Selezionare Monitor

Il microchip Websito

Microchip fornisce supporto online tramite il nostro websito a www.microchip.com/. Questo webil sito è utilizzato per fare filee informazioni facilmente accessibili ai clienti. Alcuni dei contenuti disponibili includono:

• Supporto prodotto – Schede tecniche ed errata, note applicative e sampprogrammi, risorse di progettazione, guide per l'utente e documenti di supporto hardware, ultime versioni software e software archiviato
• Supporto tecnico generale – Domande frequenti (FAQ), richieste di supporto tecnico, gruppi di discussione online, elenco dei membri del programma dei partner di progettazione Microchip
• Affari di Microchip – Guide per la selezione e l'ordinazione dei prodotti, ultimi comunicati stampa di Microchip, elenco di seminari ed eventi, elenco di uffici vendita, distributori e rappresentanti di fabbrica di Microchip

Servizio di notifica di modifica del prodotto

Il servizio di notifica delle modifiche ai prodotti di Microchip aiuta a mantenere i clienti aggiornati sui prodotti Microchip. Gli abbonati riceveranno una notifica via e-mail ogni volta che ci sono modifiche, aggiornamenti, revisioni o errata relativi a una specifica famiglia di prodotti o strumento di sviluppo di interesse.

Per registrarsi, andare su www.microchip.com/pcn e seguire le istruzioni di registrazione dell'assistenza clienti  Gli utenti dei prodotti Microchip possono ricevere assistenza attraverso diversi canali:

• Distributore o rappresentante
• Ufficio Commerciale Locale
• Supporto tecnico Embedded Solutions Engineer (ESE) I clienti devono contattare il proprio distributore, rappresentante o ESE per il supporto. Gli uffici vendite locali sono inoltre disponibili per aiutare i clienti. In questo documento è incluso un elenco degli uffici e delle sedi di vendita.

Il supporto tecnico è disponibile tramite websito a: www.microchip.com/support

Funzionalità di protezione del codice dei dispositivi a microchip

Nota i seguenti dettagli della funzione di protezione del codice sui dispositivi Microchip:

• I prodotti Microchip soddisfano le specifiche contenute nella rispettiva scheda tecnica Microchip.
• Microchip ritiene che la sua famiglia di prodotti sia sicura se utilizzata nel modo previsto e in condizioni normali.
• Esistono metodi disonesti e forse illegali utilizzati nel tentativo di violare le funzionalità di protezione del codice dei dispositivi Microchip. Riteniamo che questi metodi richiedano l'utilizzo dei prodotti Microchip in modo al di fuori delle specifiche operative contenute nelle Schede tecniche di Microchip. I tentativi di violare queste funzionalità di protezione del codice, molto probabilmente, non possono essere compiuti senza violare i diritti di proprietà intellettuale di Microchip.
• Microchip è disposta a lavorare con qualsiasi cliente preoccupato per l'integrità del proprio codice.
• Né Microchip né altri produttori di semiconduttori possono garantire la sicurezza del suo codice. La protezione del codice non significa che garantiamo che il prodotto è "indistruttibile". La protezione del codice è in continua evoluzione. Noi di Microchip ci impegniamo a migliorare continuamente le funzionalità di protezione del codice dei nostri prodotti. I tentativi di infrangere la funzione di protezione del codice di Microchip possono costituire una violazione del Digital Millennium Copyright Act. Se tali atti consentono l'accesso non autorizzato al tuo software o altra opera protetta da copyright, potresti avere il diritto di intentare causa ai sensi di tale legge.

Note legali

Le informazioni contenute in questa pubblicazione sono fornite al solo scopo di progettare e utilizzare i prodotti Microchip. Le informazioni relative alle applicazioni del dispositivo e simili sono fornite solo per comodità dell'utente e possono essere sostituite da aggiornamenti. È tua responsabilità assicurarti che la tua domanda soddisfi le tue specifiche.
QUESTE INFORMAZIONI SONO FORNITE DA MICROCHIP “COSÌ COME SONO”. MICROCHIP NON RILASCIA DICHIARAZIONI
O GARANZIE DI QUALSIASI TIPO ESPRESSE O IMPLICITE, SCRITTE O ORALI, LEGALI
O ALTRIMENTI, RELATIVI ALLE INFORMAZIONI INCLUSE MA NON LIMITATE A QUALSIASI IMPLICITO
GARANZIE DI NON VIOLAZIONE, CAPACITÀ DEL COMMERCIANTE E IDONEITÀ PER UNO SCOPO PARTICOLARE O GARANZIE RELATIVE ALLA SUA CONDIZIONE, QUALITÀ O PRESTAZIONI. IN NESSUN CASO MICROCHIP SARÀ RESPONSABILE PER QUALSIASI PERDITA, DANNO, COSTO O SPESA INDIRETTI, SPECIALI, PUNITIVI, INCIDENTALI O CONSEQUENZIALI DI QUALSIASI TIPO RELATIVI ALLE INFORMAZIONI O AL SUO UTILIZZO, COMUNQUE CAUSATI, ANCHE SE MICROCHIP È STATA AVVISATA DELLA POSSIBILITÀ O I DANNI SONO PREVEDIBILI. NELLA MISURA MASSIMA CONSENTITA DALLA LEGGE, LA TOTALE RESPONSABILITÀ DI MICROCHIP PER TUTTE LE RIVENDICAZIONI IN QUALSIASI MODO RELATIVE ALLE INFORMAZIONI O AL SUO UTILIZZO NON SUPERERÀ L'IMPORTO DELLE EVENTUALI TARIFFE CHE HAI PAGATO DIRETTAMENTE A MICROCHIP PER LE INFORMAZIONI. L'uso dei dispositivi Microchip in applicazioni di supporto vitale e/o di sicurezza è interamente a rischio dell'acquirente, e l'acquirente accetta di difendere, indennizzare e tenere indenne Microchip da qualsiasi danno, rivendicazione, azione legale o spesa derivante da tale uso. Nessuna licenza viene concessa, implicitamente o in altro modo, ai sensi dei diritti di proprietà intellettuale di Microchip, salvo diversa indicazione.

AMERICHE	ASIA/PACIFICO	ASIA/PACIFICO	EUROPA
Sede aziendale2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Fax: 480-792-7277Supporto tecnico: www.microchip.com/support Web Indirizzo: www.microchip.com AtlantaDuluth, GATel: 678-957-9614Fax: Numero di telefono: 678-957-1455Austin, TexasTel: Numero di telefono: 512-257-3370Boston Westborough, Massachusetts Tel: 774-760-0087Fax: Numero di telefono: 774-760-0088ChicagoItasca, IL Tel: 630-285-0071 Fax: Numero di telefono: 630-285-0075DallasAddison, TXTel: 972-818-7423Fax: Numero di telefono: 972-818-2924DetroitNovi, MITel: Numero di telefono: 248-848-4000Houston, TexasTel: Numero di telefono: 281-894-5983Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: Numero di telefono: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: Numero di telefono: 951-273-7800Raleigh, Carolina del NordTel: Numero di telefono: 919-844-7510Nuova York, Stati UnitiTel: Numero di telefono: 631-435-6000San Jose, CaliforniaTel: 408-735-9110Tel: Numero di telefono: 408-436-4270Canada – TorontoTel: 905-695-1980Fax: Numero di telefono: 905-695-2078	Australia – SidneyTel: 61-2-9868-6733Cina – PechinoTel: 86-10-8569-7000Cina – ChengduTel: 86-28-8665-5511Cina – ChongqingTel: 86-23-8980-9588Cina – DongguanTel: 86-769-8702-9880Cina – CantonTel: 86-20-8755-8029Cina – HangzhouTel: 86-571-8792-8115Cina – RAS di Hong KongTel: 852-2943-5100Cina – NanchinoTel: 86-25-8473-2460Cina – QingdaoTel: 86-532-8502-7355Cina – ShanghaiTel: 86-21-3326-8000Cina – ShenyangTel: 86-24-2334-2829Cina – ShenzhenTel: 86-755-8864-2200Cina – SuzhouTel: 86-186-6233-1526Cina – WuhanTel: 86-27-5980-5300Cina – XianTel: 86-29-8833-7252Cina – XiamenTel: 86-592-2388138Cina – ZhuhaiTel: 86-756-3210040	India – BangaloreTel: 91-80-3090-4444India – Nuova DelhiTel: 91-11-4160-8631India – PunaTel: 91-20-4121-0141Giappone – OsakaTel: 81-6-6152-7160Giappone – TokyoTelefono: 81-3-6880-3770Corea – DaeguTel: 82-53-744-4301Corea – SeulTel: 82-2-554-7200Malesia – Kuala LumpurTel: 60-3-7651-7906Malesia – PenangTel: 60-4-227-8870Filippine – ManilaTel: 63-2-634-9065SingaporeTel: 65-6334-8870Taiwan – Hsin ChuTel: 886-3-577-8366Taiwan-KaohsiungTel: 886-7-213-7830Taiwan – TaipeiTel: 886-2-2508-8600Thailandia – BangkokTel: 66-2-694-1351Vietnam-Ho Chi MinhTel: 84-28-5448-2100	Austria – WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Danimarca – CopenaghenTel: 45-4485-5910Fax: 45-4485-2829Finlandia – EspooTel: 358-9-4520-820Francia – ParigiTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Germania – GarchingTel: 49-8931-9700Germania – HaanTel: 49-2129-3766400Germania – HeilbronnTel: 49-7131-72400Germania – KarlsruheTel: 49-721-625370Germania – Monaco di BavieraTel: 49-89-627-144-0Fax: 49-89-627-144-44Germania – RosenheimTel: 49-8031-354-560Israele – Ra'ananaTel: 972-9-744-7705Italia – MilanoTel: 39-0331-742611Fax: 39-0331-466781Italia – PadovaTel: 39-049-7625286Paesi Bassi – DrunenTel: 31-416-690399Fax: 31-416-690340Norvegia – TrondheimTel: 47-72884388Polonia – VarsaviaTel: 48-22-3325737Romania – BucarestTel: 40-21-407-87-50Spagna – MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Svezia – GöteborgTel: 46-31-704-60-40Svezia – StoccolmaTel: 46-8-5090-4654Regno Unito – WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820

Documenti / Risorse

Microchip Tecnologia CoreJTAGProcessori di debug [pdf] Guida utente CoreJTAGProcessori di debug, CoreJTAGDebug, processori

Riferimenti

• Manuale d'uso