Technologie de micropuce Core JTAG Guide de l'utilisateur des processeurs de débogage

Introduction

Noyau JTAG Debug v4.0 facilite la connexion du Joint Test Action Group (JTAG) processeurs soft core compatibles avec le JTAG TAP ou broches d'entrée/sortie à usage général (GPIO) pour le débogage. Ce cœur IP facilite le débogage d'un maximum de 16 processeurs à cœur logiciel dans un seul appareil et prend également en charge le débogage des processeurs sur quatre appareils distincts via GPIO.

Caractéristiques

CoreJTAGLe débogage a les fonctionnalités clés suivantes :

• Fournit au tissu l'accès au JTAG interface via le JTAG TAP.
• Fournit au tissu l'accès au JTAG interface via les broches GPIO.
• Configure la prise en charge du code IR pour le JTAG tunnelisation.
• Prend en charge la liaison de plusieurs appareils via le JTAG TAP.
• Prend en charge le débogage multiprocesseur.
• Favorise des signaux d'horloge et de réinitialisation séparés vers les ressources de routage à faible biais.
• Prend en charge la réinitialisation des cibles active-basse et active-élevée.
• Prend en charge le JTAG Interface du moniteur de sécurité (UJTAG_SEC) pour les appareils PolarFire.

Version de base
Ce document s'applique à CoreJTAGDébogage v4.0

Familles soutenues

• PolarFire®
• RTG4™
• IGLOO®2
• Smart Fusion® 2
• Fusion intelligente
• ProASIC3/3E/3L
• IGLOU
• IGLOOe/+

Utilisation et performances des appareils

Les données d'utilisation et de performances sont répertoriées dans le tableau suivant pour les familles d'appareils pris en charge. Les données répertoriées dans ce tableau ne sont qu'indicatives. L'utilisation globale de l'appareil et les performances du cœur dépendent du système.
Tableau 1. Utilisation et performances de l'appareil

Famille	Tuiles séquentielles	Combinatoire	Total	Utilisation Appareil	Total %	Performances (MHz)
Feu polaire	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
SmartFusion2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
Fusion intelligente	17	151	4608	A2F200M3F	3.65	63.53
IGLOU	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Note: Les données de ce tableau ont été obtenues à l'aide de Verilog RTL avec des paramètres de synthèse et de mise en page typiques sur les pièces -1. Les paramètres de niveau supérieur ou les génériques ont été laissés aux paramètres par défaut.

Description fonctionnelle

CoreJTAGLe débogage utilise l'UJTAG macro dure pour donner accès au JTAG interface de la matrice FPGA. L'UJTAG La macro matérielle facilite la connexion à la sortie du contrôleur MSS ou ASIC TAP à partir de la matrice. Seulement, une instance de l'UJTAG la macro est autorisée dans le tissu.
Illustration 1-1. CoreJTAGSchéma fonctionnel de débogage

CoreJTAGDebug contient une instanciation de uj_jtag contrôleur de tunnel, qui implémente un JTAG contrôleur de tunnel pour faciliter JTAG tunneling entre un programmeur FlashPro et un processeur softcore cible. Le processeur softcore est connecté via le J du FPGA dédiéTAG broches d'interface. Balayages IR du JTAG l'interface sont inaccessibles dans la structure FPGA. Par conséquent, le protocole de tunnel est nécessaire pour faciliter les analyses IR et DR vers la cible de débogage, qui prend en charge la norme industrielle JTAG interface. Le contrôleur de tunnel décode le paquet de tunnel transféré en tant que balayage DR et génère un balayage IR ou DR résultant, basé sur le contenu du paquet de tunnel et le contenu du registre IR fourni par UIREG. Le contrôleur de tunnel décode également le paquet de tunnel, lorsque le contenu du registre IR correspond à son code IR.

Illustration 1-2. Protocole de paquet de tunnel

Un paramètre de configuration fournit la configuration du code IR utilisé par le contrôleur de tunnel. Pour faciliter le débogage de plusieurs processeurs softcore dans une seule conception, le nombre de contrôleurs de tunnel instanciés est configurable de 1 à 16, fournissant un JTAG interface conforme à chaque processeur cible. Ces processeurs cibles sont chacun adressables via un ensemble de codes IR unique au moment de l'instanciation.

Un tampon CLKINT ou BFR est instancié sur la ligne TGT_TCK de chaque interface de débogage de processeur cible.

La ligne URSTB de l'UJTAG macro (TRSTB) est promue en tant que ressource globale dans CoreJTAGDéboguer. Un onduleur optionnel est placé sur la ligne TGT_TRST dans CoreJTAGDébogage pour la connexion à une cible de débogage, qui est ensuite censée être connectée à une source de réinitialisation active-élevée. Il est configuré lorsqu'il est supposé que le signal TRSTB entrant du JTAG TAP est actif bas. Si cette configuration nécessite une ou plusieurs cibles de débogage, une ressource de routage globale supplémentaire sera consommée.

La ligne URSTB de l'UJTAG macro (TRSTB) est promue en tant que ressource globale dans CoreJTAGDéboguer. Un onduleur optionnel est placé sur la ligne TGT_TRST dans CoreJTAGDébogage pour la connexion à une cible de débogage, qui est ensuite censée être connectée à une source de réinitialisation active-élevée. Il est configuré lorsqu'il est supposé que le signal TRSTB entrant du JTAG TAP est actif bas. TGT_TRSTN est la sortie basse active par défaut pour la cible de débogage. Si cette configuration nécessite une ou plusieurs cibles de débogage, une ressource de routage globale supplémentaire sera consommée.

Illustration 1-3. CoreJTAGDéboguer les données série et la synchronisation

Chaînage d'appareils

Reportez-vous aux guides de l'utilisateur de programmation FPGA pour la carte ou la famille de développement spécifique. Chaque conseil de développement peut fonctionner à différents voltages, et vous pouvez choisir de vérifier si cela est possible avec leurs plateformes de développement. De plus, si vous utilisez plusieurs cartes de développement, assurez-vous qu'elles partagent une base commune.

Via l'en-tête FlashPro
Pour prendre en charge le chaînage de plusieurs périphériques dans la matrice à l'aide de l'en-tête FlashPro, plusieurs instances de uj_jtag sont requis. Cette version du noyau permet d'accéder au maximum de 16 noyaux sans avoir besoin d'instancier manuellement uj_jtag. Chaque cœur a un code IR unique (de 0x55 à 0x64) qui donnera accès au cœur spécifique correspondant au code d'identification.

Illustration 1-4. Plusieurs processeurs dans un seul appareil Un seul appareil

Pour utiliser CoreJTAGDéboguer sur plusieurs appareils, l'un des appareils doit devenir le maître. Cet appareil contient le CoreJTAGNoyau de débogage. Chaque processeur est alors connecté comme suit :
Illustration 1-5. Plusieurs processeurs sur deux appareils

Pour déboguer un cœur sur une autre carte, le JTAG signaux de CoreJTAGLe débogage est promu aux broches de niveau supérieur dans le SmartDesign. Ceux-ci sont ensuite connectés au JTAG signaux directement sur le processeur.
Note: Un CoreJTAGLe débogage, dans la deuxième conception de carte, est facultatif Notez que le UJ_JTAG macro et l'en-tête FlashPro ne sont pas utilisés dans la deuxième conception de carte.

Pour sélectionner un processeur pour le débogage dans SoftConsole, cliquez sur les configurations de débogage, puis cliquez sur l'onglet Débogueur.

La commande, illustrée dans l'image suivante, est exécutée.

Illustration 1-6. Configuration du débogueur UJ_JTAG_IRCODE

Le UJ_JTAG_IRCODE peut être modifié en fonction du processeur que vous déboguez. Par exempleample : pour déboguer un processeur dans le périphérique 0, l'UJ_JTAG_IRCODE peut être défini sur 0x55 ou 0x56.

Via GPIO
Pour déboguer via GPIO, le paramètre UJTAG _BYPASS est sélectionné. Un et quatre cœurs peuvent être débogués via des en-têtes ou des broches GPIO. Pour exécuter une session de débogage à l'aide des GPIO de SoftConsole v5.3 ou version ultérieure, la configuration de débogage doit être configurée comme suit :
Illustration 1-7. Configuration du débogueur GPIO

Note: Si vous déboguez via GPIO, vous ne pouvez pas déboguer simultanément le processeur via l'en-tête FlashPro ou le FlashPro5 intégré, sur les cartes de développement. Par exempleample: FlashPro Header ou Embedded FlashPro5 sont disponibles pour faciliter le débogage à l'aide d'identifier ou de SmartDebug.
Illustration 1-8. Débogage sur les broches GPIO

Chaînage d'appareils via des broches GPIO
Pour prendre en charge le chaînage de plusieurs appareils via GPIO, l'UJTAGLe paramètre _BYPASS doit être sélectionné. Ensuite, les signaux TCK, TMS et TRSTb peuvent être promus vers des ports de niveau supérieur. Tous les processeurs cibles ont TCK, TMS et TRSTb. Ceux-ci ne sont pas représentés ci-dessous.
Illustration 1-9. Chaînage de périphériques via des broches GPIO

Dans un J de baseTAG chaîne, le TDO d'un processeur se connecte au TDI d'un autre processeur, et cela continue jusqu'à ce que tous les processeurs soient chaînés, de cette manière. Le TDI du premier processeur et le TDO du dernier processeur se connecte au JTAG programmeur chaînant tous les processeurs. Le JTAG les signaux des processeurs sont acheminés vers CoreJTAGDebug, où ils peuvent être enchaînés. Si le chaînage sur plusieurs appareils est terminé, l'appareil avec CoreJTAGLe débogage devient le périphérique maître.

Dans un scénario de débogage GPIO, où un code IR n'est pas attribué à chaque processeur, un script OpenOCD modifié est utilisé pour sélectionner le périphérique en cours de débogage. Un script OpenOCD est modifié pour sélectionner quel périphérique est débogué. Pour une conception Mi-V, le file se trouve à l'emplacement d'installation de SoftConsole, sous openocd/scripts/board/microsemi-riscv.cfg. Pour les autres processeurs, le files se trouvent au même emplacement openocd.
Note:  Les options de configuration de débogage doivent également être mises à jour, si le file est renommé

Illustration 1-10. Configuration de débogage

Ouvrez username-riscv-gpio-chain.cfg, voici un example de ce qu'il faut voir :

Illustration 1-11. Configuration VIM File

Les paramètres suivants fonctionnent pour un seul appareil déboguant via GPIO. Pour déboguer une chaîne, des commandes supplémentaires doivent être ajoutées, afin que les appareils qui ne sont pas débogués soient mis en mode contournement.

Pour deux processeurs dans une chaîne, les s suivantsampla commande est exécutée :

Cela permet le débogage du processeur softcore cible 1 en mettant le processeur softcore cible 0 en mode contournement. Pour déboguer le processeur softcore cible 0, la commande suivante est utilisée :

Note:  La seule différence entre ces deux configurations est que la source, qui appelle la configuration Microsemi RISCV file (microsemi-riscv.cfg) vient soit en premier, lors du débogage du processeur softcore cible 0, soit en second, lors du débogage du processeur softcore cible 1. Pour plus de deux appareils dans la chaîne, un j supplémentairetag newtaps est ajouté. Par exempleample, s'il y a trois processeurs dans une chaîne, alors la commande suivante est utilisée :

Illustration 1-12. Example système de débogage

Interface

Les sections suivantes traitent des informations relatives à l'interface.

Paramètres de configuration

Les options de configuration pour CoreJTAGLe débogage est décrit dans le tableau suivant. Si une configuration autre que celle par défaut est requise, utilisez la boîte de dialogue Configuration dans SmartDesign pour sélectionner les valeurs appropriées pour les options configurables.
Tableau 2-1. CoreJTAGOptions de configuration de débogage

Nom	Plage valide	Défaut	Description
NUM_DEBUG_TGTS	1-16	1	Le nombre de cibles de débogage disponibles via FlashPro (UJTAG_DEBUG = 0) est 1-16. Le nombre de cibles de débogage disponibles via GPIO (UJTAG_DEBUG = 1) est 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG Code IR, un par cible de débogage. La valeur spécifiée doit être unique pour cette cible de débogage. Le contrôleur de tunnel associé à cette interface cible de débogage pilote uniquement TDO et pilote l'interface de débogage cible, lorsque le contenu du registre IR correspond à ce code IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0 : la sortie TGT_TRSTN_x est connectée à une forme globale de la sortie URSTB actif-bas de l'UJTAG macro.1 : la sortie TGT_TRST est connectée en interne à une forme inversée globale de la sortie URSTB active-basse de l'UJTAG macro. Une ressource de routage globale supplémentaire est consommée si ce paramètre est défini sur 1 pour toute cible de débogage.
UJTAG_CONTOURNE	0-1	0	0 : le débogage GPIO est désactivé, le débogage est disponible via l'en-tête FlashPro ou FlashPro5.1 intégré : le débogage GPIO est activé, le débogage est disponible via des broches GPIO sélectionnées par l'utilisateur sur la carte.Note:  Lorsque le débogage est effectué via GPIO, la commande de débogage suivante est exécutée dans les options de débogage de SoftConsole : « —commande « set FPGA_TAP N » ».
UJTAG_SEC_FR	0-1	0	0 : UJTAG la macro est sélectionnée si UJTAG_BYPASS = 0. 1 : UJTAGLa macro _SEC est sélectionnée si UJTAG_BYPASS= 0.Note:  Ce paramètre s'applique uniquement à PolarFire. Autrement dit, FAMILLE = 26.

Description des signaux
Le tableau suivant répertorie les descriptions des signaux pour CoreJTAGDéboguer.
Tableau 2-2. CoreJTAGDéboguer les signaux d'E/S

Nom	Plage valide	Défaut	Description
NUM_DEBUG_TGTS	1-16	1	Le nombre de cibles de débogage disponibles via FlashPro (UJTAG_DEBUG = 0) est 1-16. Le nombre de cibles de débogage disponibles via GPIO (UJTAG_DEBUG = 1) est 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG Code IR, un par cible de débogage. La valeur spécifiée doit être unique pour cette cible de débogage. Le contrôleur de tunnel associé à cette interface cible de débogage pilote uniquement TDO et pilote l'interface de débogage cible, lorsque le contenu du registre IR correspond à ce code IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0 : la sortie TGT_TRSTN_x est connectée à une forme globale de la sortie URSTB actif-bas de l'UJTAG macro.1 : la sortie TGT_TRST est connectée en interne à une forme inversée globale de la sortie URSTB active-basse de l'UJTAG macro. Une ressource de routage globale supplémentaire est consommée si ce paramètre est défini sur 1 pour toute cible de débogage.
UJTAG_CONTOURNE	0-1	0	0 : le débogage GPIO est désactivé, le débogage est disponible via l'en-tête FlashPro ou FlashPro5.1 intégré : le débogage GPIO est activé, le débogage est disponible via des broches GPIO sélectionnées par l'utilisateur sur la carte.Note:  Lorsque le débogage est effectué via GPIO, la commande de débogage suivante est exécutée dans les options de débogage de SoftConsole : « —commande « set FPGA_TAP N » ».
UJTAG_SEC_FR	0-1	0	0 : UJTAG la macro est sélectionnée si UJTAG_BYPASS = 0. 1 : UJTAGLa macro _SEC est sélectionnée si UJTAG_BYPASS= 0.Note:  Ce paramètre s'applique uniquement à PolarFire. Autrement dit, FAMILLE = 26.

Remarques :

• Tous les signaux dans le JTAG La liste des ports TAP ci-dessus doit être promue aux ports de niveau supérieur dans SmartDesign.
• Les ports SEC sont disponibles uniquement lorsque UJTAG_SEC_EN est activé via CoreJTAGInterface graphique de configuration de débogage.
• Faites particulièrement attention lors de la connexion de l'entrée EN_SEC. Si EN_SEC est promu à un port de niveau supérieur (broche d'entrée de périphérique), vous devez accéder à la configuration des états d'E/S pendant JTAG section Programmation de la conception du programme dans le flux Libero et assurez-vous que l'état I/0 (sortie uniquement) pour le port EN_SEC est défini sur 1.

Carte du registre et descriptions

Il n'y a pas de registres pour CoreJTAGDéboguer.

Flux d'outils

Les sections suivantes traitent des informations relatives au flux d'outils.

Licence

Aucune licence n'est requise pour utiliser cet IP Core avec Libero SoC.

RTL
Un code RTL complet est fourni pour le noyau et les bancs de test, permettant au noyau d'être instancié avec SmartDesign. La simulation, la synthèse et la mise en page peuvent être effectuées dans Libero SoC.

Conception intelligente
Un example instancié view de CoreJTAGLe débogage est illustré dans la figure suivante. Pour plus d'informations sur l'utilisation de SmartDesign pour instancier et générer des cœurs, reportez-vous au Guide de l'utilisateur Utilisation de DirectCore dans Libero® SoC.
Figure 4-1. SmartDesign Core JTAGInstance de débogage View en utilisant JTAG En-tête

Figure 4-2. SmartDesign Core JTAGDéboguer une instance à l'aide de broches GPIO

Configurer CoreJTAGDéboguer dans SmartDesign

Le noyau est configuré à l'aide de l'interface graphique de configuration dans SmartDesign. Un exampLe fichier de l'interface graphique est illustré dans la figure suivante.
Figure 4-3. Configurer CoreJTAGDéboguer dans SmartDesign

Pour PolarFire, UJTAG_SEC sélectionne l'UJTAGMacro _SEC au lieu de l'UJTAG macro quand UJTAG_BYPASS est désactivé. Il est ignoré pour toutes les autres familles.
Le nombre de cibles de débogage est configurable jusqu'à 16 cibles de débogage, avec UJTAG_BYPASS désactivé et jusqu'à 4 cibles de débogage, avec UJTAG_BYPASS activé.
UJTAG_BYPASS sélectionne le débogage via UJTAG et l'en-tête FlashPro, et le débogage via les broches GPIO.
Le code IR cible # est le JTAG Code IR donné à la cible de débogage. Il doit s'agir d'une valeur unique dans la plage spécifiée dans Tableau 2-1.

Flux de simulation

Un banc de test utilisateur est fourni avec CoreJTAGDéboguer. Pour exécuter des simulations :

1. Sélectionnez le flux de banc d'essai utilisateur dans le SmartDesign.
2. Cliquez sur Enregistrer et générer dans le volet Générer. Sélectionnez le banc de test utilisateur dans l'interface graphique de configuration de base.

Lorsque SmartDesign génère le projet Libero, il installe le testbench utilisateur files. Pour exécuter le banc de test utilisateur :

1. Définissez la racine de conception sur le CoreJTAGInstanciation de débogage dans le volet Hiérarchie de conception de Libero.
2. Cliquez sur Vérifier la conception pré-synthétisée > Simuler dans la fenêtre Libero Design Flow. Cela démarre ModelSim et exécute automatiquement la simulation.

Synthèse en Libero

Pour exécuter la synthèse :

1. Cliquez sur l'icône Synthesize dans la fenêtre Libero SoC Design Flow pour synthétiser le noyau. Vous pouvez également cliquer avec le bouton droit sur l'option Synthesize dans la fenêtre Design Flow et sélectionner Open Interactively. La fenêtre Synthesis affiche le projet Synplify®.
2. Cliquez sur l'icône Exécuter.
   Note: Pour RTG4, il existe un avertissement atténué de transitoire d'événement (SET), qui peut être ignoré car cette adresse IP n'est utilisée qu'à des fins de développement et ne sera pas utilisée dans un environnement de rayonnement.

Place-and-Route à Libero

Une fois la synthèse terminée, cliquez sur l'icône Place and Route dans Libero SoC pour démarrer le processus de placement.

Programmation de l'appareil

Si la fonction UJAG_SEC est utilisée et que EN_SEC est promu à un port de niveau supérieur (broche d'entrée de périphérique), vous devez accéder à la configuration des états d'E/S pendant JTAG section Programmation de la conception du programme dans le flux Libero et assurez-vous que l'état I/0 (sortie uniquement) pour le port EN_SEC est défini sur 1.

Cette configuration est nécessaire pour maintenir l'accès au JTAG port pour la reprogrammation de l'appareil, car la valeur BSR (Boundary Scan Register) définie remplace tout niveau logique externe sur EN_SEC pendant la reprogrammation.

Intégration de systèmes

Les sections suivantes traitent des informations relatives à l'intégration du système.

Conception au niveau du système pour IGLOO2/RTG4

La figure suivante montre les exigences de conception pour effectuer JTAG débogage d'un processeur softcore, situé dans le fabric de SoftConsole au JTAG interface pour les appareils IGLOO2 et RTG4.
Figure 5-1. RTG4/IGLOO2 JTAG Conception de débogage

Conception au niveau du système pour SmartFusion2

La figure suivante montre les exigences de conception pour effectuer JTAG débogage d'un processeur softcore, situé dans fabric de SoftConsole au JTAG interface pour les appareils SmartFusion2.
Figure 5-2. Smart Fusion2 JTAG Conception de débogage

UJTAG_SECONDE

Pour la famille d'appareils PolarFire, cette version permet à l'utilisateur de choisir entre UJTAG et UJTAG_SEC, l'UJTAGLe paramètre _SEC_EN dans l'interface graphique sera utilisé pour sélectionner celui qui est souhaité.

La figure suivante montre un schéma simple qui représente les interfaces physiques de UJTAG/UJTAG_SEC dans PolarFire.

Figure 5-3. PolarFire UJTAGMacro_SEC

Contraintes de conception

Les conceptions avec CoreJTAGLe débogage nécessite que l'application respecte les contraintes, dans le flux de conception, pour permettre l'utilisation de l'analyse temporelle sur le domaine d'horloge TCK.

Pour ajouter les contraintes :

1. Si le flux Enhanced Constraint dans Libero v11.7 ou supérieur est utilisé, double-cliquez sur Constraints > Manage Constraints dans la fenêtre DesignFlow et cliquez sur l'onglet Timing.
2. Dans l'onglet Timing de la fenêtre Constraint Manager, cliquez sur New pour créer un nouveau SDC file, et nommez le file. Les contraintes de conception incluent les contraintes de source d'horloge qui peuvent être saisies dans ce SDC vierge file.
3. Si les flux Classic Constraint de Libero v11.7 ou version ultérieure sont utilisés, cliquez avec le bouton droit sur Create Constraints > Timing Constraint, dans la fenêtre Design Flow, puis cliquez sur Create New Constraint. Il crée un nouveau SDC file. Les contraintes de conception incluent les contraintes de source d'horloge, qui sont entrées dans ce SDC vierge file.
4. Calculez la période et la demi-période TCK. TCK est défini sur 6 MHz lorsque le débogage est effectué avec FlashPro et sur une fréquence maximale de 30 MHz lorsque le débogage est pris en charge par FlashPro5. Après avoir terminé cette étape, entrez les contraintes suivantes dans le SDC file:
   créer_horloge -nom { TCK } \
   • période TCK_PERIOD \
   • forme d'onde { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Par exempleample, les contraintes suivantes sont appliquées pour une conception qui utilise une fréquence TCK de 6 MHz.
     créer_horloge -nom { TCK } \
   • période 166.67 \
   • forme d'onde { 0 83.33 } \ [ get_ports { TCK } ]
5. Associez toutes les contraintes files avec les vérifications de synthèse, de placement et de routage et de synchronisationtages dans le Gestionnaire de contraintes > onglet Chronométrage. Ceci est complété en cochant les cases correspondantes pour le SDC files dans lequel les contraintes ont été entrées dans

Historique des révisions

Nom du port	Largeur	Direction	Description
JTAG Ports TAP
TDI	1	Saisir	Entrée de données de test. Entrée de données série depuis TAP.
TCK	1	Saisir	Horloge d'essai. Source d'horloge pour tous les éléments séquentiels dans CoreJTAGDéboguer.
TMS	1	Saisir	Sélection du mode d'essai.
TDO	1	Sortir	Données de test sorties. Sortie de données série vers TAP.
TRSTB	1	Saisir	Tester la réinitialisation. Entrée de réinitialisation basse active depuis TAP.
JTAG Ports cibles X
TGT_TDO_x	1	Saisir	Testez les données de la cible de débogage x vers le TAP. Connectez-vous au port TDO cible.
TGT_TCK_x	1	Sortir	Testez la sortie de l'horloge pour déboguer la cible x. TCK est promu à un réseau global à faible biais en interne au sein de CoreJTAGDéboguer.
TGT_TRST_x	1	Sortir	Réinitialisation du test actif-élevé. Utilisé uniquement lorsque TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Sortir	Réinitialisation du test actif-bas. Utilisé uniquement lorsque TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Sortir	Mode test Sélectionnez la sortie pour déboguer la cible x.
TGT_TDI_x	1	Sortir	Entrée de données de test. Entrée de données série depuis la cible de débogage x.
UJTAG_BYPASS_TCK_x	1	Saisir	Testez l'entrée d'horloge pour déboguer la cible x à partir de la broche GPIO.
UJTAG_BYPASS_TMS_x	1	Saisir	Mode test Sélectionnez pour déboguer la cible x à partir de la broche GPIO.
UJTAG_BYPASS_TDI_x	1	Saisir	Test Data In, données série pour déboguer la cible x à partir de la broche GPIO.
UJTAG_BYPASS_TRSTB_x	1	Saisir	Tester la réinitialisation. Réinitialisez l'entrée pour déboguer la cible x à partir de la broche GPIO.
UJTAG_BYPASS_TDO_x	1	Sortir	Test Data Out, données série de la cible de débogage x à partir de la broche GPIO.
Ports SEC
FR_SEC	1	Saisir	Active la sécurité. Permet à la conception de l'utilisateur de remplacer l'entrée TDI et TRSTB externe vers le TAP.Prudence: Faites particulièrement attention lorsque vous connectez ce port. Voir la note ci-dessous et la programmation de l'appareil pour plus de détails.
TDI_SEC	1	Saisir	Remplacement de la sécurité TDI. Remplace l'entrée TDI externe vers le TAP lorsque EN_SEC est HIGH.
TRSTB_SEC	1	Saisir	Remplacement de la sécurité TRSTB. Remplace l'entrée TRSTB externe vers le TAP lorsque SEC_EN est HIGH.
UTRSTB	1	Sortir	Tester le moniteur de réinitialisation
UTMS	1	Sortir	Moniteur de sélection du mode de test

La micropuce Website

Microchip fournit une assistance en ligne via notre website à www.microchip.com/. Cette weble site est utilisé pour faire files et informations facilement accessibles aux clients. Voici quelques-uns des contenus disponibles :

• Assistance produit – Fiches techniques et errata, notes d'application et samples programmes, les ressources de conception, les guides d'utilisation et les documents de support matériel, les dernières versions de logiciels et les logiciels archivés
• Assistance technique générale - Foire aux questions (FAQ), demandes d'assistance technique, groupes de discussion en ligne, liste des membres du programme de partenariat de conception Microchip
• Activité de Microchip - Guides de sélection et de commande de produits, derniers communiqués de presse de Microchip, liste des séminaires et événements, listes des bureaux de vente, des distributeurs et des représentants d'usine de Microchip

Service de notification de changement de produit

Le service de notification de changement de produit de Microchip aide les clients à rester informés sur les produits Microchip. Les abonnés recevront une notification par e-mail chaque fois qu'il y aura des changements, des mises à jour, des révisions ou des errata liés à une famille de produits ou à un outil de développement spécifique.

Pour vous inscrire, rendez-vous sur www.microchip.com/pcn et suivez les instructions d'enregistrement Support client  Les utilisateurs de produits Microchip peuvent recevoir de l'aide via plusieurs canaux :

• Distributeur ou représentant
• Bureau de vente local
• Ingénieur en solutions embarquées (ESE) Assistance technique Les clients doivent contacter leur distributeur, représentant ou ESE pour obtenir de l'aide. Les bureaux de vente locaux sont également disponibles pour aider les clients. Une liste des bureaux de vente et des emplacements est incluse dans ce document.

Le support technique est disponible via le website à: www.microchip.com/support

Fonction de protection du code des appareils Microchip

Notez les détails suivants de la fonction de protection du code sur les appareils Microchip :

• Les produits Microchip répondent aux spécifications contenues dans leur fiche technique Microchip particulière.
• Microchip estime que sa famille de produits est sûre lorsqu'elle est utilisée de la manière prévue et dans des conditions normales.
• Il existe des méthodes malhonnêtes et peut-être illégales utilisées pour tenter de violer les fonctions de protection du code des appareils Microchip. Nous pensons que ces méthodes nécessitent d'utiliser les produits Microchip d'une manière non conforme aux spécifications de fonctionnement contenues dans les fiches techniques de Microchip. Les tentatives de violation de ces fonctionnalités de protection du code ne peuvent très probablement pas être accomplies sans violer les droits de propriété intellectuelle de Microchip.
• Microchip est prête à travailler avec tout client soucieux de l'intégrité de son code.
• Ni Microchip ni aucun autre fabricant de semi-conducteurs ne peut garantir la sécurité de son code. La protection du code ne signifie pas que nous garantissons que le produit est « incassable ». La protection du code évolue constamment. Chez Microchip, nous nous engageons à améliorer en permanence les fonctions de protection du code de nos produits. Les tentatives de violation de la fonction de protection du code de Microchip peuvent constituer une violation du Digital Millennium Copyright Act. Si de tels actes permettent un accès non autorisé à votre logiciel ou à une autre œuvre protégée par le droit d'auteur, vous pouvez avoir le droit d'intenter une action en réparation en vertu de cette loi.

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