Jadro technológie Microchip JTAG Používateľská príručka k ladeniu procesorov
Úvod
Jadro JTAG Debug v4.0 uľahčuje pripojenie spoločnej testovacej akčnej skupiny (JTAG) kompatibilné softcore procesory do JTAG Piny TAP alebo General Purpose Input/Output (GPIO) na ladenie. Toto jadro IP uľahčuje ladenie maximálne 16 procesorov s mäkkým jadrom v rámci jedného zariadenia a tiež poskytuje podporu pre ladenie procesorov na štyroch samostatných zariadeniach cez GPIO.
Vlastnosti
CoreJTAGDebug má nasledujúce kľúčové vlastnosti:
- Poskytuje tkanine prístup k JTAG rozhranie cez JTAG TAP
- Poskytuje tkanine prístup k JTAG rozhranie cez piny GPIO.
- Konfiguruje podporu IR kódu pre JTAG tunelovanie.
- Podporuje prepojenie viacerých zariadení cez JTAG TAP
- Podporuje viacprocesorové ladenie.
- Podporuje samostatné hodiny a resetovacie signály do zdrojov smerovania s nízkym zošikmením.
- Podporuje aktívny-nízky aj aktívny-vysoký cieľ resetovania.
- Podporuje JTAG Rozhranie bezpečnostného monitora (UJTAG_SEC) pre zariadenia PolarFire.
Základná verzia
Tento dokument sa vzťahuje na CoreJTAGLadenie v4.0
Podporované rodiny
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- IGLOO
- IGLOOe/+
Využitie a výkon zariadenia
Údaje o využití a výkone sú uvedené v nasledujúcej tabuľke pre podporované rodiny zariadení. Údaje uvedené v tejto tabuľke sú len orientačné. Celkové využitie zariadenia a výkon jadra závisí od systému.
Tabuľka 1. Využitie a výkon zariadenia
| Rodina | Dlaždice sekvenčné | kombinačné | Celkom | Využitie Zariadenie | Celkom % | Výkon (MHz) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| IGLOO2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| IGLOO | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | A3P600 | 1.26 | 50 |
Poznámka: Údaje v tejto tabuľke boli získané pomocou Verilog RTL s typickými nastaveniami syntézy a rozloženia na -1 časti. Parametre najvyššej úrovne alebo generiká boli ponechané v predvolených nastaveniach.
Popis funkcie
CoreJTAGDebug používa UJTAG tvrdé makro na poskytnutie prístupu k JTAG rozhranie z tkaniny FPGA. ÚJTAG tvrdé makro uľahčuje pripojenie k výstupu ovládača MSS alebo ASIC TAP z tkaniny. Len jeden prípad ÚJTAG makro je v látke povolené.
Obrázok 1-1. CoreJTAGBlokový diagram ladenia
CoreJTAGDebug obsahuje inštanciu súboru uj_jtag tunelový ovládač, ktorý implementuje JTAG tunelový ovládač na uľahčenie JTAG tunelovanie medzi programátorom FlashPro a cieľovým softcore procesorom. Softcore procesor je pripojený cez dedikovaný FPGA JTAG kolíky rozhrania. IR skeny z JTAG rozhrania sú v FPGA látke neprístupné. Preto je potrebný tunelový protokol na uľahčenie skenovania IR a DR do cieľa ladenia, ktorý podporuje priemyselný štandard JTAG rozhranie. Tunelový kontrolér dekóduje tunelový paket prenesený ako DR sken a generuje výsledný IR alebo DR sken na základe obsahu tunelového paketu a obsahu IR registra poskytovaného prostredníctvom UIREG. Tunelový kontrolér tiež dekóduje tunelový paket, keď sa obsah IR registra zhoduje s jeho IR kódom.
Obrázok 1-2. Protokol tunelových paketov
Konfiguračný parameter poskytuje konfiguráciu IR kódu, ktorý používa ovládač tunela. Na uľahčenie ladenia viacerých softcore procesorov v rámci jedného dizajnu je počet vytvorených tunelových radičov konfigurovateľný od 1 do 16, čo poskytuje JTAG vyhovujúce rozhranie pre každý cieľový procesor. Každý z týchto cieľových procesorov je adresovateľný prostredníctvom jedinečného IR kódu nastaveného v čase inštancie.
Vyrovnávacia pamäť CLKINT alebo BFR sa vytvorí na riadku TGT_TCK každého rozhrania ladenia cieľového procesora.
Linka URSTB z ÚJTAG makro (TRSTB) je v rámci CoreJ povýšené na globálny zdrojTAGDebug. Voliteľný menič je umiestnený na linke TGT_TRST v rámci CoreJTAGLadenie pre pripojenie k cieľu ladenia, od ktorého sa potom očakáva, že bude pripojený k zdroju aktívneho resetovania. Konfiguruje sa, keď sa predpokladá, že prichádzajúci signál TRSTB z JTAG TAP je aktívny nízko. Ak táto konfigurácia vyžaduje jeden alebo viac cieľov ladenia, spotrebuje sa dodatočný zdroj globálneho smerovania.
Linka URSTB z ÚJTAG makro (TRSTB) je v rámci CoreJ povýšené na globálny zdrojTAGDebug. Voliteľný menič je umiestnený na linke TGT_TRST v rámci CoreJTAGLadenie pre pripojenie k cieľu ladenia, od ktorého sa potom očakáva, že bude pripojený k zdroju aktívneho resetovania. Konfiguruje sa, keď sa predpokladá, že prichádzajúci signál TRSTB z JTAG TAP je aktívny nízko. TGT_TRSTN je predvolený aktívny nízky výstup pre cieľ ladenia. Ak táto konfigurácia vyžaduje jeden alebo viac cieľov ladenia, spotrebuje sa dodatočný zdroj globálneho smerovania.
Obrázok 1-3. CoreJTAGLadenie sériových údajov a taktovania
Reťazenie zariadení
Konkrétnu vývojovú dosku alebo rodinu nájdete v používateľských príručkách programovania FPGA. Každá vývojová doska môže pracovať na rôznych objtages a môžete si overiť, či je to možné s ich vývojovými platformami. Ak používate viacero vývojových dosiek, uistite sa, že zdieľajú spoločný základ.
Prostredníctvom FlashPro Header
Na podporu reťazenia viacerých zariadení v látke pomocou hlavičky FlashPro, viacero inštancií uj_jtag sú povinné. Táto verzia jadra poskytuje prístup k maximálne 16 jadrám bez potreby manuálneho vytvárania inštancií uj_jtag. Každé jadro má jedinečný IR kód (od 0x55 do 0x64), ktorý poskytne prístup ku konkrétnemu jadru zodpovedajúcemu ID kódu.
Obrázok 1-4. Viac procesorov v jednom zariadení Jedno zariadenie
Ak chcete použiť CoreJTAGLaďte na viacerých zariadeniach, jedno zo zariadení sa musí stať hlavným. Toto zariadenie obsahuje CoreJTAGLadiace jadro. Každý procesor je potom pripojený nasledovne:
Obrázok 1-5. Viaceré procesory v dvoch zariadeniach
Ak chcete odladiť jadro na inej doske, použite JTAG signály z CoreJTAGLadenie je povýšené na piny najvyššej úrovne v SmartDesign. Tie sú potom spojené s JTAG signály priamo na procesore.
Poznámka: A CoreJTAGLadenie v druhom návrhu dosky je voliteľné. Všimnite si, že UJ_JTAG makro a hlavička FlashPro sa v druhom návrhu dosky nepoužívajú.
Ak chcete vybrať procesor na ladenie v SoftConsole, kliknite na konfigurácie ladenia a potom kliknite na kartu Debugger.
Príkaz zobrazený na nasledujúcom obrázku sa vykoná.
Obrázok 1-6. Konfigurácia ladiaceho nástroja UJ_JTAG_IRCODE
The UJ_JTAG_IRCODE je možné zmeniť v závislosti od toho, ktorý procesor ladíte. Naprample: na ladenie procesora v zariadení 0, UJ_JTAG_IRCODE je možné nastaviť na 0x55 alebo 0x56.
Cez GPIO
Ak chcete ladiť cez GPIO, parameter UJTAG Je vybratá možnosť _BYPASS. Jedno a štyri jadrá je možné ladiť cez GPIO hlavičky alebo piny. Ak chcete spustiť reláciu ladenia pomocou GPIO zo SoftConsole v5.3 alebo vyššej, Konfigurácia ladenia musí byť nastavená takto:
Obrázok 1-7. Konfigurácia ladiaceho nástroja GPIO
Poznámka: Ak ladíte cez GPIO, nemôžete súčasne ladiť procesor cez FlashPro Header alebo Embedded FlashPro5 na vývojových doskách. Naprample: FlashPro Header alebo Embedded FlashPro5 sú k dispozícii na uľahčenie ladenia pomocou Identify alebo SmartDebug.
Obrázok 1-8. Ladenie cez GPIO piny
Reťazenie zariadení pomocou pinov GPIO
Na podporu reťazenia viacerých zariadení cez GPIO, UJTAGJe potrebné zvoliť parameter _BYPASS. Potom môžu byť signály TCK, TMS a TRSTb povýšené na porty najvyššej úrovne. Všetky cieľové procesory majú TCK, TMS a TRSTb. Tieto nie sú zobrazené nižšie.
Obrázok 1-9. Reťazenie zariadení cez kolíky GPIO
V základnom JTAG reťazec, TDO procesora sa pripojí k TDI iného procesora a pokračuje, kým nie sú všetky procesory zreťazené týmto spôsobom. TDI prvého procesora a TDO posledného procesora sa pripájajú k JTAG programátor reťazí všetky procesory. JTAG signály z procesorov sú smerované do CoreJTAGDebug, kde môžu byť reťazené. Ak je reťazenie medzi viacerými zariadeniami dokončené, zariadenie s CoreJTAGDebug sa stáva hlavným zariadením.
V scenári ladenia GPIO, kde IR kód nie je pridelený každému procesoru, sa na výber zariadenia, ktoré sa ladí, používa upravený skript OpenOCD. Skript OpenOCD je upravený tak, aby sa vybralo, ktoré zariadenie je ladené. Pre dizajn Mi-V, file sa nachádza v umiestnení inštalácie SoftConsole pod openocd/scripts/board/ microsemi-riscv.cfg. Pre ostatné procesory, files sa nachádzajú na rovnakom mieste openocd.
Poznámka: Možnosti konfigurácie ladenia je tiež potrebné aktualizovať, ak file je premenovaný
Obrázok 1-10. Konfigurácia ladenia
Otvorte username-riscv-gpio-chain.cfg, nasleduje exampčo treba vidieť:
Obrázok 1-11. Konfigurácia MIV File
Nasledujúce nastavenia fungujú pre ladenie jedného zariadenia cez GPIO. Na ladenie reťazca je potrebné pridať ďalšie príkazy, aby sa zariadenia, ktoré nie sú ladené, dostali do režimu bypass.
Pre dva procesory v reťazci platia nasledujúce samppríkaz le sa vykoná:
To umožňuje ladenie cieľového softcore procesora 1 prepnutím cieľového softcore procesora 0 do režimu bypass. Na ladenie cieľového softcore Processor 0 sa používa nasledujúci príkaz:
Poznámka: Jediný rozdiel medzi týmito dvoma konfiguráciami je v tom, že zdroj, ktorý volá konfiguráciu Microsemi RISCV file (microsemi-riscv.cfg) prichádza buď ako prvé pri ladení cieľového softcore Processor 0, alebo ako druhé pri ladení cieľového softcore procesora 1. Pre viac ako dve zariadenia v reťazci, ďalšie jtag je pridaný newtaps. Naprample, ak sú v reťazci tri procesory, použije sa nasledujúci príkaz:
Obrázok 1-12. Naprample Debug System
Rozhranie
Nasledujúce časti pojednávajú o informáciách týkajúcich sa rozhrania.
Konfiguračné parametre
Možnosti konfigurácie pre CoreJTAGDebug sú popísané v nasledujúcej tabuľke. Ak sa vyžaduje iná ako predvolená konfigurácia, použite dialógové okno Konfigurácia v SmartDesign na výber vhodných hodnôt pre konfigurovateľné možnosti.
Tabuľka 2-1. CoreJTAGMožnosti konfigurácie ladenia
| Meno | Platný rozsah | Predvolené | Popis |
| NUM_DEBUG_TGTS | 1-16 | 1 | Počet dostupných cieľov ladenia prostredníctvom FlashPro (UJTAG_DEBUG = 0) je 1-16. Počet dostupných cieľov ladenia prostredníctvom GPIO (UJTAG_DEBUG = 1) je 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0 x 55 | JTAG IR kód, jeden na každý cieľ ladenia. Zadaná hodnota musí byť jedinečná pre tento cieľ ladenia. Radič tunela spojený s týmto cieľovým rozhraním ladenia riadi iba TDO a riadi cieľové rozhranie ladenia, keď sa obsah IR registra zhoduje s týmto IR kódom. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: Výstup TGT_TRSTN_x je prepojený s globálnou formou aktívneho-nízkeho výstupu URSTB UJ.TAG makro.1: Výstup TGT_TRST je interne prepojený s globálnou invertovanou formou aktívneho-nízkeho výstupu URSTB ÚJ.TAG makro. Ak je tento parameter nastavený na hodnotu 1 pre ľubovoľný cieľ ladenia, spotrebuje sa ďalší zdroj globálneho smerovania. |
| UJTAG_BYPASS | 0-1 | 0 | 0: GPIO Debug je vypnuté, Debug je dostupné cez FlashPro Header alebo Embedded FlashPro5.1: GPIO Debug je povolené, Debug je dostupné cez užívateľom zvolené GPIO piny na doske.Poznámka: Keď sa ladenie vykonáva cez GPIO, v možnostiach ladenia SoftConsole sa vykoná nasledujúci príkaz ladenia: „—príkaz „set FPGA_TAP N““. |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG makro je zvolené, ak UJTAG_BYPASS = 0, 1: UJTAGMakro _SEC je zvolené, ak UJTAG_BYPASS= 0.Poznámka: Tento parameter platí len pre PolarFire. To znamená, RODINA = 26. |
Popisy signálov
Nasledujúca tabuľka uvádza popisy signálov pre CoreJTAGDebug.
Tabuľka 2-2. CoreJTAGLadenie I/O signálov
| Meno | Platný rozsah | Predvolené | Popis |
| NUM_DEBUG_TGTS | 1-16 | 1 | Počet dostupných cieľov ladenia prostredníctvom FlashPro (UJTAG_DEBUG = 0) je 1-16. Počet dostupných cieľov ladenia prostredníctvom GPIO (UJTAG_DEBUG = 1) je 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0 x 55 | JTAG IR kód, jeden na každý cieľ ladenia. Zadaná hodnota musí byť jedinečná pre tento cieľ ladenia. Radič tunela spojený s týmto cieľovým rozhraním ladenia riadi iba TDO a riadi cieľové rozhranie ladenia, keď sa obsah IR registra zhoduje s týmto IR kódom. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: Výstup TGT_TRSTN_x je prepojený s globálnou formou aktívneho-nízkeho výstupu URSTB UJ.TAG makro.1: Výstup TGT_TRST je interne prepojený s globálnou invertovanou formou aktívneho-nízkeho výstupu URSTB ÚJ.TAG makro. Ak je tento parameter nastavený na hodnotu 1 pre ľubovoľný cieľ ladenia, spotrebuje sa ďalší zdroj globálneho smerovania. |
| UJTAG_BYPASS | 0-1 | 0 | 0: GPIO Debug je vypnuté, Debug je dostupné cez FlashPro Header alebo Embedded FlashPro5.1: GPIO Debug je povolené, Debug je dostupné cez užívateľom zvolené GPIO piny na doske.Poznámka: Keď sa ladenie vykonáva cez GPIO, v možnostiach ladenia SoftConsole sa vykoná nasledujúci príkaz ladenia: „—príkaz „set FPGA_TAP N““. |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG makro je zvolené, ak UJTAG_BYPASS = 0, 1: UJTAGMakro _SEC je zvolené, ak UJTAG_BYPASS= 0.Poznámka: Tento parameter platí len pre PolarFire. To znamená, RODINA = 26. |
Poznámky:
- Všetky signály v JTAG Vyššie uvedený zoznam portov TAP musí byť v SmartDesign povýšený na porty najvyššej úrovne.
- Porty SEC sú dostupné iba vtedy, keď je UJTAG_SEC_EN je povolený prostredníctvom CoreJTAGGUI konfigurácie ladenia.
- Pri pripájaní vstupu EN_SEC buďte obzvlášť opatrní. Ak je EN_SEC povýšený na port najvyššej úrovne (vstupný kolík zariadenia), musíte pristupovať ku konfigurácii stavov I/O počas JTAG Programovanie v časti Návrh programu v postupe Libero a uistite sa, že stav I/0 (iba výstup) pre port EN_SEC je nastavený na 1.
Registrácia mapy a popisov
Pre CoreJ neexistujú žiadne registreTAGDebug.
Tok nástrojov
Nasledujúce časti pojednávajú o informáciách súvisiacich s tokom nástrojov.
Licencia
Na používanie tohto IP Core s Libero SoC nie je potrebná licencia.
RTL
Pre jadro a testovacie plochy je poskytnutý kompletný RTL kód, ktorý umožňuje vytvoriť inštanciu jadra pomocou SmartDesign. V rámci Libero SoC je možné vykonávať simuláciu, syntézu a rozloženie.
SmartDesign
Bývalýample vytvoril inštanciu view z CoreJTAGDebug je znázornený na nasledujúcom obrázku. Ďalšie informácie o používaní funkcie SmartDesign na vytváranie inštancií a generovanie jadier nájdete v časti Používanie rozhrania DirectCore v používateľskej príručke Libero® SoC.
Obrázok 4-1. SmartDesign CoreJTAGInštancia ladenia View pomocou JTAG Hlavička
Obrázok 4-2. SmartDesign CoreJTAGLadenie inštancie pomocou pinov GPIO
Konfigurácia CoreJTAGLadenie v SmartDesign
Jadro sa konfiguruje pomocou konfiguračného GUI v SmartDesign. Bývalýampsúbor GUI je znázornený na nasledujúcom obrázku.
Obrázok 4-3. Konfigurácia CoreJTAGLadenie v SmartDesign
Pre PolarFire, UJTAG_SEC vyberie UJTAGMakro _SEC namiesto UJTAG makro keď UJTAG_BYPASS je vypnutý. Pre všetky ostatné rodiny sa ignoruje.
Počet ladiacich cieľov je konfigurovateľný až na 16 ladiacich cieľov s UJTAG_BYPASS deaktivovaný a až 4 ciele ladenia s UJTAG_BYPASS povolený.
UJTAG_BYPASS vyberie ladenie cez UJTAG a záhlavie FlashPro a ladenie cez piny GPIO.
Cieľový IR kód # je JTAG IR kód pridelený cieľu ladenia. Musí to byť jedinečná hodnota v rozsahu špecifikovanom v Tabuľka 2-1.
Simulačné toky
S CoreJ je k dispozícii užívateľský testbenchTAGDebug. Ak chcete spustiť simulácie:
- Vyberte tok používateľskej testovacej plochy v rámci SmartDesign.
- Kliknite na Uložiť a vygenerovať na table Generovať. Vyberte používateľskú testovaciu plochu z grafického používateľského rozhrania konfigurácie jadra.
Keď SmartDesign vygeneruje projekt Libero, nainštaluje používateľskú testovaciu plochu files. Ak chcete spustiť používateľskú testovaciu plochu:
- Nastavte koreň návrhu na CoreJTAGLadenie inštancie na table hierarchie dizajnu Libero.
- Kliknite na Overiť predsyntetizovaný dizajn > Simulovať v okne Libero Design Flow. Tým sa spustí ModelSim a automaticky sa spustí simulácia.
Syntéza v Libere
Ak chcete spustiť Synthesis:
- Kliknite na ikonu Synthesize v okne Libero SoC Design Flow, aby ste syntetizovali jadro. Prípadne kliknite pravým tlačidlom myši na možnosť Synthesize v okne Design Flow a vyberte Open Interactively. V okne Synthesis sa zobrazí projekt Synplify®.
- Kliknite na ikonu Spustiť.
Poznámka: Pre RTG4 existuje varovanie zmiernené prechodom udalosti (SET), ktoré možno ignorovať, pretože táto IP sa používa iba na vývojové účely a nebude sa používať v radiačnom prostredí.
Miesto a cesta v libere
Po dokončení syntézy kliknite na ikonu Place and Route v Libero SoC, čím spustíte proces umiestnenia.
Programovanie zariadenia
Ak sa používa funkcia UJAG_SEC a EN_SEC je povýšený na port najvyššej úrovne (vstupný kolík zariadenia), musíte pristupovať ku konfigurácii stavov I/O počas JTAG Programovanie v časti Návrh programu v postupe Libero a uistite sa, že stav I/0 (iba výstup) pre port EN_SEC je nastavený na 1.
Táto konfigurácia je potrebná na udržanie prístupu k JTAG port na preprogramovanie zariadenia, pretože definovaná hodnota Boundary Scan Register (BSR) prepíše akúkoľvek externú logickú úroveň na EN_SEC počas preprogramovania.
Systémová integrácia
Nasledujúce časti pojednávajú o informáciách týkajúcich sa systémovej integrácie.
Návrh systémovej úrovne pre IGLOO2/RTG4
Nasledujúci obrázok ukazuje konštrukčné požiadavky na vykonanie JTAG ladenie softcore procesora umiestneného v látke od SoftConsole po JTAG rozhranie pre zariadenia IGLOO2 a RTG4.
Obrázok 5-1. RTG4/IGLOO2 JTAG Debug Design
Dizajn na úrovni systému pre SmartFusion2
Nasledujúci obrázok ukazuje konštrukčné požiadavky na vykonanie JTAG ladenie softcore procesora umiestneného v látke od SoftConsole po JTAG rozhranie pre zariadenia SmartFusion2.
Obrázok 5-2. SmartFusion2 JTAG Debug Design
UJTAG_SEC
Pre rodinu zariadení PolarFire toto vydanie umožňuje používateľovi vybrať si medzi UJTAG a UJTAG_SEC, ÚJTAGParameter _SEC_EN v GUI sa použije na výber požadovaného.
Nasledujúci obrázok ukazuje jednoduchú schému, ktorá predstavuje fyzické rozhrania UJTAG/UJTAG_SEC v PolarFire.
Obrázok 5-3. PolarFire UJTAGMakro _SEC
Obmedzenia dizajnu
Dizajn s CoreJTAGLadenie vyžaduje, aby aplikácia dodržiavala obmedzenia v toku návrhu, aby sa umožnilo použitie časovej analýzy v doméne hodín TCK.
Ak chcete pridať obmedzenia:
- Ak používate Enhanced Constraint flow v Libero v11.7 alebo vyššej, dvakrát kliknite na Constraints > Manage Constraints v okne DesignFlow a kliknite na záložku Timing.
- Na karte Časovanie v okne Správca obmedzení kliknite na položku Nový a vytvorte nový SDC filea pomenujte file. Obmedzenia návrhu zahŕňajú obmedzenia zdroja hodín, ktoré možno zadať do tohto prázdneho SDC file.
- Ak používate toky klasických obmedzení v Libero v11.7 alebo vyššej, kliknite pravým tlačidlom myši na Vytvoriť obmedzenia > Časové obmedzenie v okne Návrhový tok a potom kliknite na Vytvoriť nové obmedzenie. Vytvára nový SDC file. Obmedzenia návrhu zahŕňajú obmedzenia zdroja hodín, ktoré sú zadané v tomto prázdnom SDC file.
- Vypočítajte periódu TCK a polovicu periódy. TCK je nastavené na 6 MHz, keď sa ladenie vykonáva pomocou FlashPro, a je nastavené na maximálnu frekvenciu 30 MHz, keď je ladenie podporované FlashPro5. Po dokončení tohto kroku zadajte do SDC nasledujúce obmedzenia file:
create_clock -name { TCK } \- obdobie TCK_PERIOD \
- priebeh { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Napr.ample, nasledujúce obmedzenia platia pre návrh, ktorý používa frekvenciu TCK 6 MHz.
create_clock -name { TCK } \ - obdobie 166.67 \
- priebeh { 0 83.33 } \ [ get_ports { TCK } ]
- Priraďte všetky obmedzenia files overením syntézy, miesta a cesty a načasovania stagje v Manažér obmedzení > karta Časovanie. Toto sa dokončí začiarknutím príslušných políčok pre SDC files, v ktorých boli zadané obmedzenia
História revízií
| Názov portu | šírka | Smer | Popis |
| JTAG TAP porty | |||
| TDI | 1 | Vstup | Testovacie údaje v. Sériový vstup dát z TAP. |
| TCK | 1 | Vstup | Testovacie hodiny. Zdroj hodín pre všetky sekvenčné prvky v rámci CoreJTAGDebug. |
| TMS | 1 | Vstup | Výber testovacieho režimu. |
| TDO | 1 | Výstup | Otestujte údaje. Sériový výstup dát do TAP. |
| TRSTB | 1 | Vstup | Testovací reset. Aktívny vstup nízkeho resetu z TAP. |
| JTAG Cieľové X porty | |||
| TGT_TDO_x | 1 | Vstup | Otestujte údaje z cieľa ladenia x do TAP. Pripojte sa k cieľovému portu TDO. |
| TGT_TCK_x | 1 | Výstup | Otestujte výstup hodín na ladenie cieľa x. TCK je interne povýšený na globálnu sieť s nízkym sklonom v rámci CoreJTAGDebug. |
| TGT_TRST_x | 1 | Výstup | Reset aktívneho-vysokého testu. Používa sa len vtedy, keď TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Výstup | Resetovanie aktívneho-nízkeho testu. Používa sa iba vtedy, keď TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Výstup | Testovací režim Vyberte výstup na ladenie cieľa x. |
| TGT_TDI_x | 1 | Výstup | Testovacie údaje v. Vstup sériových údajov z cieľa ladenia x. |
| UJTAG_BYPASS_TCK_x | 1 | Vstup | Otestujte vstup hodín na ladenie cieľa x z pinu GPIO. |
| UJTAG_BYPASS_TMS_x | 1 | Vstup | Test Mode Zvoľte na ladenie cieľa x z GPIO pinu. |
| UJTAG_BYPASS_TDI_x | 1 | Vstup | Testovací vstup dát, sériové dáta na ladenie cieľa x z pinu GPIO. |
| UJTAG_BYPASS_TRSTB_x | 1 | Vstup | Testovací reset. Resetujte vstup na ladenie cieľa x z pinu GPIO. |
| UJTAG_BYPASS_TDO_x | 1 | Výstup | Testovacie údaje, sériové údaje z cieľa ladenia x z kolíka GPIO. |
| SEC porty | |||
| EN_SEC | 1 | Vstup | Povolí Zabezpečenie. Umožňuje používateľskému dizajnu prepísať externý vstup TDI a TRSTB do TAP.Pozor: Pri pripájaní tohto portu buďte obzvlášť opatrní. Ďalšie podrobnosti nájdete v poznámke nižšie a v časti Programovanie zariadenia. |
| TDI_SEC | 1 | Vstup | Prepísanie bezpečnosti TDI. Prepíše externý vstup TDI do TAP, keď je EN_SEC HIGH. |
| TRSTB_SEC | 1 | Vstup | Prepísanie zabezpečenia TRSTB. Prepíše externý vstup TRSTB do TAP, keď je SEC_EN VYSOKÉ. |
| UTRSTB | 1 | Výstup | Test resetovania monitora |
| UTMS | 1 | Výstup | Testovací režim Vyberte možnosť Monitor |
Mikročip Webstránky
Microchip poskytuje online podporu prostredníctvom nášho webmiesto na www.microchip.com/. Toto webstránka sa používa na výrobu filea informácie ľahko dostupné zákazníkom. Časť dostupného obsahu zahŕňa:
- Podpora produktu – Údajové listy a errata, aplikačné poznámky a sampprogramy, dizajnové zdroje, užívateľské príručky a dokumenty hardvérovej podpory, najnovšie verzie softvéru a archivovaný softvér
- Všeobecná technická podpora – Často kladené otázky (FAQ), požiadavky na technickú podporu, online diskusné skupiny, zoznam členov partnerského programu Microchip
- Obchod mikročipu – Sprievodcovia výberom produktov a objednávaním, najnovšie tlačové správy Microchip, zoznam seminárov a podujatí, zoznamy predajných kancelárií Microchip, distribútorov a zástupcov tovární
Služba oznamovania zmeny produktu
Služba oznamovania zmien produktov spoločnosti Microchip pomáha zákazníkom udržiavať aktuálne informácie o produktoch spoločnosti Microchip. Predplatitelia dostanú e-mailové upozornenie vždy, keď sa vyskytnú zmeny, aktualizácie, revízie alebo chyby týkajúce sa konkrétnej skupiny produktov alebo vývojového nástroja, ktorý ich zaujíma.
Ak sa chcete zaregistrovať, prejdite na www.microchip.com/pcn a postupujte podľa pokynov na registráciu Zákaznícka podpora Používatelia produktov Microchip môžu získať pomoc prostredníctvom niekoľkých kanálov:
- Distribútor alebo zástupca
- Miestne obchodné zastúpenie
- Technická podpora Embedded Solutions Engineer (ESE) Zákazníci by mali kontaktovať svojho distribútora, zástupcu alebo ESE so žiadosťou o podporu. Zákazníkom sú k dispozícii aj miestne obchodné zastúpenia. Zoznam predajných kancelárií a miest je súčasťou tohto dokumentu.
Technická podpora je dostupná prostredníctvom webmiesto na adrese: www.microchip.com/support
Funkcia ochrany kódom zariadení Microchip
Všimnite si nasledujúce podrobnosti o funkcii ochrany kódom na zariadeniach Microchip:
- Produkty Microchip spĺňajú špecifikácie uvedené v ich konkrétnom údajovom liste Microchip.
- Spoločnosť Microchip verí, že jej rodina produktov je bezpečná, keď sa používa určeným spôsobom a za normálnych podmienok.
- Pri pokusoch o prelomenie funkcií ochrany kódu zariadení Microchip sa používajú nečestné a možno nezákonné metódy. Sme presvedčení, že tieto metódy vyžadujú používanie produktov Microchip spôsobom mimo prevádzkových špecifikácií obsiahnutých v dátových listoch Microchip. Pokusy o porušenie týchto funkcií ochrany kódu s najväčšou pravdepodobnosťou nemožno vykonať bez porušenia práv duševného vlastníctva spoločnosti Microchip.
- Microchip je ochotný spolupracovať s akýmkoľvek zákazníkom, ktorý má obavy o integritu svojho kódu.
- Ani Microchip, ani žiadny iný výrobca polovodičov nemôže zaručiť bezpečnosť svojho kódu. Ochrana kódom neznamená, že garantujeme, že produkt je „nerozbitný“. Ochrana kódov sa neustále vyvíja. My v Microchip sme odhodlaní neustále zlepšovať funkcie ochrany kódu našich produktov. Pokusy o prelomenie funkcie ochrany kódu Microchip môžu byť porušením zákona Digital Millennium Copyright Act. Ak takéto činy umožňujú neoprávnený prístup k vášmu softvéru alebo inému dielu chránenému autorskými právami, môžete mať právo podať žalobu o úľavu podľa tohto zákona.
Právne upozornenie
Informácie obsiahnuté v tejto publikácii sú poskytované výhradne na účely navrhovania a používania produktov Microchip. Informácie týkajúce sa aplikácií zariadenia a podobne sú poskytované len pre vaše pohodlie a môžu byť nahradené aktualizáciami. Je vašou zodpovednosťou zabezpečiť, aby vaša aplikácia spĺňala vaše špecifikácie.
TIETO INFORMÁCIE POSKYTUJE SPOLOČNOSŤ MICROCHIP „AKO SÚ“. MICROCHIP NEPOSKYTUJE ŽIADNE PREHLÁSENIA
ALEBO ZÁRUKY AKÉHOKOĽVEK DRUHU, ČI UŽ VÝSLOVNÉ ALEBO IMPLICITNÉ, PÍSOMNÉ ALEBO ÚSTNE, ZÁKONNÉ
ALEBO INAK, TÝKAJÚCE SA INFORMÁCIÍ VRÁTANE, ALE NIE VÝHRADNE NA AKÉKOĽVEK PREDPOKLADANÉ
ZÁRUKY NEPORUŠOVANIA, SPÔSOBILOSŤ OBCHODNÍKA A VHODNOSŤ NA KONKRÉTNY ÚČEL ALEBO ZÁRUKY SÚVISIACE S JEHO STAVOM, KVALITOU ALEBO VÝKONOM. V ŽIADNOM PRÍPADE NEBUDE MICROCHIP ZODPOVEDNÝ ZA AKÉKOĽVEK NEPRIAME, ŠPECIÁLNE, TRESTNÉ, NÁHODNÉ ALEBO NÁSLEDNÉ STRATY, ŠKODY, NÁKLADY ALEBO NÁKLADY AKÉHOKOĽVEK DRUHU TÝKAJÚCE SA INFORMÁCIÍ ALEBO JEJ POUŽÍVANIA, BEZ TOHTO SPÔSOB, AJ AK JE TO NÁSLEDNÉ. ALEBO ŠKODY SÚ PREDVÍDAJÚCE. V PLNOM ROZSAHU POVOLENOM ZÁKONOM, CELKOVÁ ZODPOVEDNOSŤ SPOLOČNOSTI MICROCHIP ZA VŠETKY NÁROKY AKÝKOĽVEK SÚVISIACE S INFORMÁCIAMI ALEBO S JEJ POUŽÍVANÍM NEPREKÁŽE VÝŠKU POPLATKOV, AK JAKÁ, , KTORÉ STE ZAPLATILI PRIAMO SPOLOČNOSTI MICROCHIP ZA INFORMÁCIE Používanie zariadení Microchip v aplikáciách na podporu života a/alebo bezpečnostných aplikáciách je výlučne na riziko kupujúceho a kupujúci súhlasí s tým, že bude chrániť, odškodniť a chrániť spoločnosť Microchip pred akýmikoľvek škodami, nárokmi, žalobami alebo výdavkami vyplývajúcimi z takéhoto používania. Žiadne licencie sa neprenášajú, implicitne ani inak, na základe akýchkoľvek práv duševného vlastníctva Microchip, pokiaľ nie je uvedené inak.
| AMERICAS | ÁZIA/PACIFIK | ÁZIA/PACIFIK | EURÓPA |
| Kancelária spoločnosti2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Fax: 480-792-7277Technická podpora: www.microchip.com/support Web Adresa: www.microchip.com AtlantaDuluth, GAtel: 678-957-9614Fax: 678-957-1455Austin, TXTel: 512-257-3370Boston Westborough, MA Tel: 774-760-0087Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071Fax: 630-285-0075DallasAddison, TXTel: 972-818-7423Fax: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TXTel: 281-894-5983Indianapolis Noblesville, IN Tel: 317-773-8323Fax: 317-773-5453Tel: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523Fax: 949-462-9608Tel: 951-273-7800Raleigh, NCTel: 919-844-7510New York, NYTel: 631-435-6000San Jose, CATel: 408-735-9110Tel: 408-436-4270Kanada – TorontoTel: 905-695-1980Fax: 905-695-2078 | Austrália – SydneyTel: 61-2-9868-6733Čína – PekingTel: 86-10-8569-7000Čína – ChengduTel: 86-28-8665-5511Čína – ChongqingTel: 86-23-8980-9588Čína – DongguanTel: 86-769-8702-9880Čína – GuangzhouTel: 86-20-8755-8029Čína – HangzhouTel: 86-571-8792-8115Čína – OAO Hong KongTel: 852-2943-5100Čína – NanjingTel: 86-25-8473-2460Čína – QingdaoTel: 86-532-8502-7355Čína – ŠanghajTel: 86-21-3326-8000Čína – ShenyangTel: 86-24-2334-2829Čína – ShenzhenTel: 86-755-8864-2200Čína – SuzhouTel: 86-186-6233-1526Čína – WuhanTel: 86-27-5980-5300Čína – XianTel: 86-29-8833-7252Čína – XiamenTel: 86-592-2388138Čína – Ču-chajTel: 86-756-3210040 | India – BangaloreTel: 91-80-3090-4444India – Naí DillíTel: 91-11-4160-8631India - PuneTel: 91-20-4121-0141Japonsko – OsakaTel: 81-6-6152-7160Japonsko – TokioTel: 81-3-6880- 3770Kórea – DaeguTel: 82-53-744-4301Kórea – SoulTel: 82-2-554-7200Malajzia – Kuala LumpurTel: 60-3-7651-7906Malajzia – PenangTel: 60-4-227-8870Filipíny – ManilaTel: 63-2-634-9065SingapurTel: 65-6334-8870Taiwan – Hsin ChuTel: 886-3-577-8366Taiwan – KaohsiungTel: 886-7-213-7830Taiwan – TaipeiTel: 886-2-2508-8600Thajsko – BangkokTel: 66-2-694-1351Vietnam – Ho Či MinTel: 84-28-5448-2100 | Rakúsko – WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Dánsko – KodaňTel: 45-4485-5910Fax: 45-4485-2829Fínsko – EspooTel: 358-9-4520-820Francúzsko – ParížTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Nemecko – GarchingTel: 49-8931-9700Nemecko – HaanTel: 49-2129-3766400Nemecko – HeilbronnTel: 49-7131-72400Nemecko – KarlsruheTel: 49-721-625370Nemecko – MníchovTel: 49-89-627-144-0Fax: 49-89-627-144-44Nemecko – RosenheimTel: 49-8031-354-560Izrael – Ra'ananaTel: 972-9-744-7705Taliansko – MilánoTel: 39-0331-742611Fax: 39-0331-466781Taliansko – PadovaTel: 39-049-7625286Holandsko – DrunenTel: 31-416-690399Fax: 31-416-690340Nórsko – TrondheimTel: 47-72884388Poľsko – VaršavaTel: 48-22-3325737Rumunsko – BukurešťTel: 40-21-407-87-50Španielsko – MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Švédsko – GöteborgTel: 46-31-704-60-40Švédsko – ŠtokholmTel: 46-8-5090-4654Spojené kráľovstvo – WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820 |
Dokumenty / zdroje
 |
Technológia Microchip CoreJTAGLadenie procesorov [pdf] Používateľská príručka CoreJTAGLadenie procesorov, CoreJTAGLadenie, procesory |
