Microchip Technology Core JTAG Վրիպազերծման պրոցեսորների օգտագործման ուղեցույց
Ներածություն
Core JTAG Debug v4.0 facilitates the connection of Joint Test Action Group (JTAG) compatible soft core processors to the JTAG TAP or General Purpose Input/Output (GPIO) pins for debugging. This IP core facilitates the debugging of a maximum of 16 soft core processors within a single device, and also provides support for debugging of processors on four separate devices over GPIO.
Առանձնահատկություններ
CoreJTAGDebug has the following key features:
- Provides the fabric access to the JTAG interface through the JTAG TAP.
- Provides the fabric access to the JTAG interface through the GPIO pins.
- Configures the IR Code support for the JTAG tunneling.
- Supports the linking of multiple devices through the JTAG TAP.
- Աջակցում է բազմաբնույթ պրոցեսորային վրիպազերծմանը:
- Խթանում է առանձին ժամացույց և զրոյական ազդանշաններ դեպի ցածր թեք երթուղային ռեսուրսներ:
- Աջակցում է ինչպես ակտիվ-ցածր, այնպես էլ ակտիվ-բարձր թիրախի վերակայմանը:
- Supports the JTAG Security Monitor Interface (UJTAG_SEC) for PolarFire devices.
Հիմնական տարբերակը
This document applies to CoreJTAGDebug v4.0
Աջակցվող ընտանիքներ
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- ԻԳԼՈՒ
- IGLOOe/+
Սարքի օգտագործում և կատարում
Օգտագործման և կատարողականի տվյալները նշված են հետևյալ աղյուսակում աջակցվող սարքերի ընտանիքների համար: Այս աղյուսակում թվարկված տվյալները միայն ցուցիչ են: Սարքի ընդհանուր օգտագործումը և միջուկի կատարումը կախված են համակարգից:
Աղյուսակ 1. Սարքի օգտագործումը և կատարումը
| Ընտանիք | Սալիկներ հաջորդական | Կոմբինատոր | Ընդամենը | Օգտագործում Սարք | Total % | Գործողություն (ՄՀց) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| IGLOO2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| ԻԳԼՈՒ | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | A3XP600 | 1.26 | 50 |
Նշում. Այս աղյուսակի տվյալները ստացվել են Verilog RTL-ի միջոցով՝ բնորոշ սինթեզի և դասավորության պարամետրերով -1 մասերի վրա: Վերին մակարդակի պարամետրերը կամ ընդհանուր պարամետրերը մնացել են լռելյայն կարգավորումներում:
Ֆունկցիոնալ նկարագրություն
CoreJTAGDebug uses the UJTAG hard macro to provide access to the JTAG interface from the FPGA fabric. The UJTAG hard macro facilitates connecting to the output of the MSS or ASIC TAP controller from the fabric. Only, one instance of the UJTAG macro is allowed in the fabric.
Figure 1-1. CoreJTAGDebug Block Diagram
CoreJTAGDebug contains an instantiation of the uj_jtag tunnel controller, which implements a JTAG tunnel controller to facilitate JTAG tunneling between a FlashPro programmer and a target softcore processor. The softcore processor is connected through the dedicated FPGA’s JTAG interface pins. IR scans from the JTAG interface are inaccessible in the FPGA fabric. Hence, the tunnel protocol is required to facilitate IR and DR scans to the debug target, which supports the industry standard JTAG interface. The tunnel controller decodes the tunnel packet transferred as a DR scan and generates a resultant IR or DR scan, based on the contents of the tunnel packet and the contents of the IR register provided through UIREG. The tunnel controller also decodes the tunnel packet, when the contents of the IR register matches its IR code.
Նկար 1-2. Թունելի փաթեթի արձանագրություն
A configuration parameter provides configuration of the IR code used by the tunnel controller. To facilitate the debugging of multiple softcore processors inside a single design, the number of tunnel controllers instantiated are configurable from 1-16, providing a JTAG compliant interface to each target processor. These target processors are each addressable through a unique IR code set at instantiation time.
Յուրաքանչյուր թիրախային պրոցեսորի վրիպազերծման ինտերֆեյսի TGT_TCK գծի վրա տեղադրվում է CLKINT կամ BFR բուֆեր:
The URSTB line from the UJTAG macro (TRSTB) is promoted to a global resource within CoreJTAGDebug. An optional inverter is placed on the TGT_TRST line within CoreJTAGDebug for connection to a debug target, which is then expected to be connected to an active-high reset source. It is configured when it is assumed that the incoming TRSTB signal from the JTAG TAP is active low. If this configuration requires one or more debug targets, an additional global routing resource will be consumed.
The URSTB line from the UJTAG macro (TRSTB) is promoted to a global resource within CoreJTAGDebug. An optional inverter is placed on the TGT_TRST line within CoreJTAGDebug for connection to a debug target, which is then expected to be connected to an active-high reset source. It is configured when it is assumed that the incoming TRSTB signal from the JTAG TAP is active low. TGT_TRSTN is the default active low output for the debug target. If this configuration requires one or more debug targets, an additional global routing resource will be consumed.
Figure 1-3. CoreJTAGDebug Serial Data and Clocking
Սարքի շղթա
Տե՛ս FPGA Ծրագրավորման Օգտագործողի ուղեցույցները մշակման հատուկ խորհրդի կամ ընտանիքի համար: Յուրաքանչյուր մշակման խորհուրդ կարող է գործել տարբեր ծավալներովtages, և դուք կարող եք ընտրել ստուգել, արդյոք դա հնարավոր է դրանց զարգացման հարթակներում: Բացի այդ, եթե դուք օգտագործում եք մի քանի զարգացման տախտակներ, համոզվեք, որ նրանք ունեն ընդհանուր հիմք:
FlashPro Header-ի միջոցով
Աջակցելու համար մի քանի սարքերի շղթայական կապը գործվածքների մեջ՝ օգտագործելով FlashPro վերնագիրը, uj_j-ի բազմաթիվ օրինակներtag պահանջվում են. Միջուկի այս տարբերակն ապահովում է մուտք դեպի առավելագույնը 16 միջուկ՝ առանց uj_j-ի ձեռքով ակնարկավորման անհրաժեշտությանtag. Յուրաքանչյուր միջուկ ունի եզակի IR կոդ (0x55-ից մինչև 0x64), որը թույլ կտա մուտք գործել ID կոդը համապատասխանող կոնկրետ միջուկ:
Նկար 1-4. Մի քանի պրոցեսորներ մեկ սարքում Մեկ սարքում
To use CoreJTAGDebug across multiple devices, one of the devices needs to become the master. This device contains the CoreJTAGDebug core. Each processor is then connected as follows:
Նկար 1-5. Բազմաթիվ պրոցեսորներ երկու սարքերում
To debug a core on another board, the JTAG signals from CoreJTAGDebug are promoted to top-level pins in the SmartDesign. These are then connected to the JTAG signals directly on the processor.
Նշում. A CoreJTAGDebug, in the second board design, is optional Note that the UJ_JTAG macro and the FlashPro header are unused in the second board design.
SoftConsole-ում վրիպազերծման պրոցեսոր ընտրելու համար սեղմեք վրիպազերծման կազմաձևերը, այնուհետև կտտացրեք «Debugger» ներդիրը:
Հրամանը, որը ցույց է տրված հետևյալ պատկերում, կատարվում է.
Figure 1-6. Debugger Configuration UJ_JTAG_IRCODE
The UJ_JTAG_IRCODE can be changed depending on which processor you are debugging. For example: to debug a processor in Device 0, the UJ_JTAG_IRCODE can be set to 0x55 or 0x56.
GPIO-ի միջոցով
To debug over GPIO, the parameter UJTAG _BYPASS is selected. One and four cores can be debugged over GPIO headers or pins. To run a debug session using GPIOs from SoftConsole v5.3 or higher, the Debug Configuration must be set up as follows:
Նկար 1-7. Վրիպազերծիչի կոնֆիգուրացիա GPIO
Նշում. Եթե դուք վրիպազերծում եք GPIO-ով, դուք չեք կարող միաժամանակ վրիպազերծել պրոցեսորը FlashPro Header-ի կամ Embedded FlashPro5-ի միջոցով՝ մշակման տախտակների վրա: Նախample. FlashPro Header-ը կամ Embedded FlashPro5-ը հասանելի են՝ հեշտացնելու վրիպազերծումը Identify-ի կամ SmartDebug-ի միջոցով:
Նկար 1-8. Վրիպազերծում GPIO կապումներով
Սարքի շղթա GPIO կապումներով
To support the chaining of multiple devices through GPIO, the UJTAG_BYPASS parameter needs to be selected. Then the TCK, TMS, and TRSTb signals can be promoted to top-level ports. All target processors have TCK, TMS, and TRSTb. These are not shown below.
Նկար 1-9. Սարքի շղթա GPIO կապումներով
In a basic JTAG chain, the TDO of a processor connects to the TDI of another processor, and it continues until all processors are chained, in this manner. The TDI of the first processor and the TDO of the last processor connects to the JTAG programmer chaining all the processors. The JTAG signals from the processors are routed to CoreJTAGDebug, where they can be chained. If the chaining across multiple devices is completed, the device with CoreJTAGDebug becomes the master device.
GPIO վրիպազերծման սցենարում, որտեղ IR կոդը չի հատկացվում յուրաքանչյուր պրոցեսորին, փոփոխված OpenOCD սկրիպտը օգտագործվում է ընտրելու համար, թե որ սարքն է վրիպազերծվում: OpenOCD սկրիպտը փոփոխվում է՝ ընտրելու համար, թե որ սարքն է վրիպազերծված: Mi-V դիզայնի համար file գտնվում է SoftConsole-ի տեղադրման վայրում՝ openocd/scripts/board/ microsemi-riscv.cfg-ի տակ: Մյուս պրոցեսորների համար՝ files-երը հայտնաբերվել են նույն openocd-ի տեղում:
Նշում. Վրիպազերծման կոնֆիգուրացիայի ընտրանքները նույնպես պետք է թարմացվեն, եթե file վերանվանվում է
Նկար 1-10. Վրիպազերծման կարգավորում
Բացեք օգտվողի անուն-riscv-gpio-chain.cfg, ստորև ներկայացված է նախկինampայն, ինչ պետք է տեսնել.
Figure 1-11. MIV Configuration File
Հետևյալ կարգավորումներն աշխատում են GPIO-ի միջոցով վրիպազերծող մեկ սարքի համար: Շղթայի վրիպազերծման համար անհրաժեշտ է ավելացնել լրացուցիչ հրամաններ, որպեսզի այն սարքերը, որոնք կարգաբերված չեն, դրվեն շրջանցման ռեժիմի:
Շղթայում երկու պրոցեսորների համար հետևյալ սample հրամանը կատարվում է.
Սա թույլ է տալիս վրիպազերծել Target softcore Processor 1-ը` դնելով Target softcore Processor 0-ը շրջանցման ռեժիմի: Target softcore Processor 0-ը վրիպազերծելու համար օգտագործվում է հետևյալ հրամանը.
Նշում. Այս երկու կոնֆիգուրացիաների միջև միակ տարբերությունն այն է, որ աղբյուրը, որը կանչում է Microsemi RISCV կոնֆիգուրացիա file (microsemi-riscv.cfg) կամ առաջին տեղում է, երբ կարգաբերում է Target softcore Processor 0-ը, կամ երկրորդը, երբ կարգաբերում է Target Softcore Processor 1-ը: Շղթայի երկուից ավելի սարքերի համար լրացուցիչ jtag ավելացված է newtaps: Նախample, եթե շղթայում կա երեք պրոցեսոր, ապա օգտագործվում է հետևյալ հրամանը.
Նկար 1-12. Օրինակ՝ampվրիպազերծման համակարգ
Ինտերֆեյս
Հետևյալ բաժինները քննարկում են ինտերֆեյսի հետ կապված տեղեկատվությունը:
Կազմաձևման պարամետրեր
The configuration options for CoreJTAGDebug are described in the following table. If a configuration other than the default is required, use the Configuration dialog box in SmartDesign to select the appropriate values for the configurable options.
Table 2-1. CoreJTAGDebug Configuration Options
| Անուն | Վավեր տիրույթ | Կանխադրված | Նկարագրություն |
| NUM_DEBUG_TGTS | 1-16 | 1 | The number of available debug targets through FlashPro (UJTAG_DEBUG = 0) is 1-16. The number of available debug targets through GPIO (UJTAG_DEBUG = 1) is 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR Code, one per debug target. The value specified must be unique to this debug target. The tunnel controller associated with this debug target interface only drives TDO and drives the target debug interface, when the contents of the IR register matches this IR code. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: TGT_TRSTN_x output is connected to a global form of the active-low URSTB output of the UJTAG macro.1: TGT_TRST output is internally connected to a global inverted form of the active-low URSTB output of the UJTAG macro. An extra global routing resource is consumed if this parameter is set to 1 for any debug target. |
| UJTAG_BYPASS | 0-1 | 0 | 0. GPIO վրիպազերծումն անջատված է, վրիպազերծումը հասանելի է FlashPro Header-ի կամ Embedded FlashPro5.1-ի միջոցով. GPIO վրիպազերծումը միացված է, վրիպազերծումը հասանելի է օգտատիրոջ կողմից ընտրված GPIO կապիչների միջոցով:Նշում. Երբ վրիպազերծումն իրականացվում է GPIO-ի միջոցով, SoftConsole-ի վրիպազերծման ընտրանքներում կատարվում է հետևյալ կարգաբերման հրամանը՝ «—հրաման «set FPGA_TAP N»»։ |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG macro is selected if UJTAG_BYPASS = 0. 1: UJTAG_SEC macro is selected if UJTAG_BYPASS= 0.Նշում. Այս պարամետրը վերաբերում է միայն PolarFire-ին: Այսինքն՝ ԸՆՏԱՆԻՔ = 26։ |
Ազդանշանների նկարագրություններ
The following table lists the signal descriptions for CoreJTAGDebug.
Աղյուսակ 2-2. CoreJTAGDebug I/O Signals
| Անուն | Վավեր տիրույթ | Կանխադրված | Նկարագրություն |
| NUM_DEBUG_TGTS | 1-16 | 1 | The number of available debug targets through FlashPro (UJTAG_DEBUG = 0) is 1-16. The number of available debug targets through GPIO (UJTAG_DEBUG = 1) is 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR Code, one per debug target. The value specified must be unique to this debug target. The tunnel controller associated with this debug target interface only drives TDO and drives the target debug interface, when the contents of the IR register matches this IR code. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: TGT_TRSTN_x output is connected to a global form of the active-low URSTB output of the UJTAG macro.1: TGT_TRST output is internally connected to a global inverted form of the active-low URSTB output of the UJTAG macro. An extra global routing resource is consumed if this parameter is set to 1 for any debug target. |
| UJTAG_BYPASS | 0-1 | 0 | 0. GPIO վրիպազերծումն անջատված է, վրիպազերծումը հասանելի է FlashPro Header-ի կամ Embedded FlashPro5.1-ի միջոցով. GPIO վրիպազերծումը միացված է, վրիպազերծումը հասանելի է օգտատիրոջ կողմից ընտրված GPIO կապիչների միջոցով:Նշում. Երբ վրիպազերծումն իրականացվում է GPIO-ի միջոցով, SoftConsole-ի վրիպազերծման ընտրանքներում կատարվում է հետևյալ կարգաբերման հրամանը՝ «—հրաման «set FPGA_TAP N»»։ |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG macro is selected if UJTAG_BYPASS = 0. 1: UJTAG_SEC macro is selected if UJTAG_BYPASS= 0.Նշում. Այս պարամետրը վերաբերում է միայն PolarFire-ին: Այսինքն՝ ԸՆՏԱՆԻՔ = 26։ |
Նշումներ:
- All signals in the JTAG TAP ports list above must be promoted to top-level ports in SmartDesign.
- The SEC Ports are available only when UJTAG_SEC_EN is enabled through CoreJTAGDebug’s configuration GUI.
- Take a particular care when connecting the EN_SEC input. If EN_SEC is promoted to a top-level port (device input pin), you must access the Configure I/O States During JTAG Programming section of Program Design in the Libero flow and ensure that the I/0 State (Output Only) for the EN_SEC port is set to 1.
Գրանցեք քարտեզ և նկարագրություններ
There are no registers for CoreJTAGDebug.
Գործիքների հոսք
Հետևյալ բաժինները քննարկում են գործիքների հոսքի հետ կապված տեղեկատվությունը:
Լիցենզիա
Այս IP Core-ն Libero SoC-ով օգտագործելու համար լիցենզիա չի պահանջվում:
RTL
Ամբողջական RTL կոդը տրամադրվում է միջուկի և թեստային նստարանների համար, ինչը թույլ է տալիս միջուկը օրինակել SmartDesign-ով: Սիմուլյացիան, սինթեզը և դասավորությունը կարող են իրականացվել Libero SoC-ում:
SmartDesign
Նախկինample instantiated view of CoreJTAGDebug is shown in the following figure. For more information on using SmartDesign to instantiate and generate cores, refer to the Using DirectCore in Libero® SoC User Guide.
Figure 4-1. SmartDesign CoreJTAGDebug Instance View using JTAG Վերնագիր
Figure 4-2. SmartDesign CoreJTAGDebug Instance using GPIO Pins
Configuring CoreJTAGDebug in SmartDesign
Միջուկը կազմաձևված է SmartDesign-ում կազմաձևման GUI-ի միջոցով: ՆախկինampGUI-ի le-ն ներկայացված է հետևյալ նկարում:
Figure 4-3. Configuring CoreJTAGDebug in SmartDesign
For PolarFire, UJTAG_SEC selects the UJTAG_SEC macro instead of the UJTAG macro when UJTAG_BYPASS is disabled. It is ignored for all other families.
The Number of Debug Targets is configurable up to 16 debug targets, with UJTAG_BYPASS disabled and up to 4 debug targets, with UJTAG_BYPASS enabled.
UJTAG_BYPASS selects debugging through UJTAG and the FlashPro header, and debugging through GPIO pins.
The Target # IR Code is the JTAG IR Code given to the debug target. This must be a unique value within the range specified in Աղյուսակ 2-1.
Մոդելավորման հոսքեր
A user testbench is provided with CoreJTAGDebug. To run simulations:
- Ընտրեք օգտագործողի թեստային նստարանային հոսքը SmartDesign-ում:
- Սեղմեք «Պահպանել և ստեղծել» «Ստեղծել» պատուհանում: Ընտրեք օգտագործողի թեստային նստարանը Core Configuration GUI-ից:
Երբ SmartDesign-ը գեներացնում է Libero նախագիծը, այն տեղադրում է օգտատիրոջ թեստային նստարանը fileս. Օգտագործողի թեստային նստարանը գործարկելու համար՝
- Set the design root to the CoreJTAGDebug instantiation in the Libero design hierarchy pane.
- Libero Design Flow պատուհանում կտտացրեք «Հաստատել նախասինթեզված դիզայնը» > «Սիմուլացիա» կատարել: Սա սկսում է ModelSim-ը և ավտոմատ կերպով գործարկում սիմուլյացիան:
Սինթեզ Լիբերոյում
Սինթեզը գործարկելու համար՝
- Սեղմեք Synthesize պատկերակը Libero SoC Design Flow պատուհանում՝ միջուկը սինթեզելու համար: Որպես այլընտրանք, աջ սեղմեք Synthesize տարբերակը Design Flow պատուհանում և ընտրեք Open Interactively: Synthesis պատուհանը ցուցադրում է Synplify® նախագիծը:
- Սեղմեք Run պատկերակը:
Նշում. RTG4-ի համար կա իրադարձության անցողիկ (SET) մեղմացված նախազգուշացում, որը կարելի է անտեսել, քանի որ այս IP-ն օգտագործվում է միայն զարգացման նպատակներով և չի պատրաստվում օգտագործվել ճառագայթային միջավայրում:
Տեղ և երթուղի Լիբերոյում
Սինթեզի ավարտից հետո կտտացրեք Տեղադրել և երթուղի պատկերակը Libero SoC-ում՝ տեղաբաշխման գործընթացը սկսելու համար:
Սարքի ծրագրավորում
If the UJAG_SEC feature is used and EN_SEC is promoted to a top level port (device input pin), you must access the Configure I/O States During JTAG Programming section of Program Design in the Libero flow and ensure that the I/0 State (Output Only) for the EN_SEC port is set to 1.
This configuration is necessary to maintain access to the JTAG port for device reprogramming, because the defined Boundary Scan Register (BSR) value overrides any external logic level on EN_SEC during reprogramming.
Համակարգի ինտեգրում
Հետևյալ բաժինները քննարկում են համակարգի ինտեգրման վերաբերյալ տեղեկատվությունը:
Համակարգի մակարդակի ձևավորում IGLOO2/RTG4-ի համար
The following figure shows the design requirements to perform JTAG debugging of a softcore processor, located in the fabric from SoftConsole to the JTAG interface for IGLOO2 and RTG4 devices.
Figure 5-1. RTG4/IGLOO2 JTAG Debug Design
Համակարգի մակարդակի ձևավորում SmartFusion2-ի համար
The following figure shows the design requirements to perform JTAG debugging of a softcore processor, located in fabric from SoftConsole to the JTAG interface for SmartFusion2 devices.
Figure 5-2. SmartFusion2 JTAG Debug Design
UJTAG_SEC
For the PolarFire family of devices, this release allows the user to choose between UJTAG and UJTAG_SEC, the UJTAG_SEC_EN parameter in the GUI will be used to select which one is desired.
The following figure shows a simple diagram that represents the physical interfaces of UJTAG/UJTAG_SEC in PolarFire.
Figure 5-3. PolarFire UJTAG_SEC Macro
Դիզայնի սահմանափակումներ
The designs with CoreJTAGDebug require the application to follow the constraints, in the design flow, for allowing timing analysis to be used on the TCK clock domain.
Սահմանափակումները ավելացնելու համար.
- Եթե Libero v11.7 կամ ավելի նոր տարբերակում օգտագործվում է Enhanced Constraint հոսքը, ապա երկու անգամ սեղմեք Սահմանափակումներ > Կառավարեք սահմանափակումները DesignFlow պատուհանում և սեղմեք Ժամկետների ներդիրը:
- Սահմանափակումների կառավարչի պատուհանի Ժամկետային ներդիրում սեղմեք Նոր՝ նոր SDC ստեղծելու համար fileև անվանել file. Դիզայնի սահմանափակումները ներառում են ժամացույցի աղբյուրի սահմանափակումները, որոնք կարող են մուտքագրվել այս դատարկ SDC-ում file.
- Եթե դասական սահմանափակումը հոսում է Libero v11.7 կամ ավելի բարձր տարբերակում, ապա աջ սեղմեք Ստեղծել սահմանափակումներ > Ժամկետային սահմանափակում Դիզայնի հոսքի պատուհանում, այնուհետև սեղմեք Ստեղծել նոր սահմանափակում: Այն ստեղծում է նոր SDC file. Դիզայնի սահմանափակումները ներառում են ժամացույցի աղբյուրի սահմանափակումները, որոնք մուտքագրված են այս դատարկ SDC-ում file.
- Հաշվեք TCK ժամանակաշրջանը և կես ժամանակահատվածը: TCK-ը դրված է 6 ՄՀց-ի, երբ վրիպազերծումը կատարվում է FlashPro-ի միջոցով, և սահմանվում է առավելագույն հաճախականության 30 ՄՀց, երբ վրիպազերծումը աջակցվում է FlashPro5-ի կողմից: Այս քայլն ավարտելուց հետո մուտքագրեք հետևյալ սահմանափակումները SDC-ում file:
create_clock -name { TCK } \- ժամանակաշրջան TCK_PERIOD \
- ալիքի ձև { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Նախ.ampՀետևյալ սահմանափակումները կիրառվում են դիզայնի համար, որն օգտագործում է 6 ՄՀց TCK հաճախականություն:
create_clock -name { TCK } \ - ժամանակաշրջան 166.67 \
- ալիքի ձև {0 83.33 } \ [ get_ports { TCK }]
- Կապեք բոլոր սահմանափակումները files՝ սինթեզի, տեղի և երթուղու և ժամանակի ստուգման հետtagէս մեջ Constraint Manager > Ժամկետների ներդիր: Սա լրացվում է՝ ընտրելով համապատասխան վանդակները SDC-ի համար files, որոնցում մուտքագրվել են սահմանափակումները
Վերանայման պատմություն
| Նավահանգստի անվանումը | Լայնություն | Ուղղություն | Նկարագրություն |
| JTAG TAP Ports | |||
| TDI | 1 | Մուտքագրում | Փորձարկման տվյալները Մուտք. Սերիական տվյալների մուտքագրում TAP-ից: |
| TCK | 1 | Մուտքագրում | Test Clock. Clock source to all sequential elements within CoreJTAGDebug. |
| TMS | 1 | Մուտքագրում | Փորձարկման ռեժիմի ընտրություն: |
| TDO | 1 | Արդյունք | Փորձարկման տվյալները դուրս. Սերիական տվյալների ելք դեպի TAP: |
| ՏՐՍՏԲ | 1 | Մուտքագրում | Փորձարկման վերակայում: Ակտիվ ցածր վերակայման մուտքագրում TAP-ից: |
| JTAG Target X Ports | |||
| TGT_TDO_x | 1 | Մուտքագրում | Ստուգեք տվյալները վրիպազերծման թիրախից x-ից դեպի TAP: Միացեք թիրախային TDO պորտին: |
| TGT_TCK_x | 1 | Արդյունք | Test Clock output to debug target x. TCK is promoted to a global, low skew net internally within CoreJTAGDebug. |
| TGT_TRST_x | 1 | Արդյունք | Active-High Test Reset. Օգտագործվում է միայն այն դեպքում, երբ TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Արդյունք | Ակտիվ-ցածր փորձարկման վերակայում: Օգտագործվում է միայն այն դեպքում, երբ TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Արդյունք | Փորձարկման ռեժիմ Ընտրեք ելք՝ x թիրախը վրիպազերծելու համար: |
| TGT_TDI_x | 1 | Արդյունք | Փորձարկման տվյալները Մուտք. Սերիական տվյալների մուտքագրում վրիպազերծման թիրախ x-ից: |
| UJTAG_BYPASS_TCK_x | 1 | Մուտքագրում | Փորձարկել ժամացույցի մուտքագրումը` x թիրախը GPIO փին-ից վրիպազերծելու համար: |
| UJTAG_BYPASS_TMS_x | 1 | Մուտքագրում | Փորձարկման ռեժիմ Ընտրեք թիրախ x-ը GPIO փին վրիպազերծելու համար: |
| UJTAG_BYPASS_TDI_x | 1 | Մուտքագրում | Ստուգեք տվյալները, սերիական տվյալներ՝ x թիրախը GPIO փին-ից վրիպազերծելու համար: |
| UJTAG_BYPASS_TRSTB_x | 1 | Մուտքագրում | Փորձարկման վերակայում: Վերականգնել մուտքագրումը նպատակակետ x-ի վրիպազերծման համար GPIO փինից: |
| UJTAG_BYPASS_TDO_x | 1 | Արդյունք | Փորձարկման տվյալները դուրս, սերիական տվյալներ վրիպազերծման թիրախ x-ից GPIO փինից: |
| SEC նավահանգիստներ | |||
| EN_SEC | 1 | Մուտքագրում | Միացնում է անվտանգությունը: Թույլ է տալիս օգտատիրոջ դիզայնին վերացնել արտաքին TDI և TRSTB մուտքագրումը TAP-ում:ԶգուշությունՀատուկ զգույշ եղեք այս նավահանգիստը միացնելիս: Լրացուցիչ մանրամասների համար տե՛ս ստորև բերված նշումը և Սարքի ծրագրավորումը: |
| TDI_SEC | 1 | Մուտքագրում | TDI անվտանգության վերացում: Չեղարկում է արտաքին TDI մուտքագրումը TAP-ին, երբ EN_SEC-ը ԲԱՐՁՐ է: |
| TRSTB_SEC | 1 | Մուտքագրում | TRSTB անվտանգության վերացում: Չեղարկում է արտաքին TRSTB մուտքագրումը TAP-ում, երբ SEC_EN-ը ԲԱՐՁՐ է: |
| UTRSTB | 1 | Արդյունք | Test Reset Monitor |
| UTMS | 1 | Արդյունք | Փորձարկման ռեժիմ Ընտրեք մոնիտոր |
The Microchip Webկայք
Microchip-ը տրամադրում է առցանց աջակցություն մեր միջոցով webկայքը՝ հասցեով www.microchip.com/. Սա webկայքը օգտագործվում է պատրաստելու համար files և տեղեկատվությունը հեշտությամբ հասանելի հաճախորդներին: Հասանելի բովանդակության մի մասը ներառում է.
- Ապրանքի աջակցություն – Տվյալների թերթիկներ և սխալներ, դիմումի նշումներ և sampծրագրեր, դիզայնի ռեսուրսներ, օգտագործողի ուղեցույցներ և ապարատային աջակցության փաստաթղթեր, ծրագրային ապահովման վերջին թողարկումներ և արխիվացված ծրագրեր
- Ընդհանուր տեխնիկական աջակցություն – Հաճախակի տրվող հարցեր (ՀՏՀ), տեխնիկական աջակցության հարցումներ, առցանց քննարկումների խմբեր, միկրոչիպի նախագծման գործընկեր ծրագրի անդամների ցուցակ
- Microchip-ի բիզնես – Արտադրանքի ընտրողի և պատվիրելու ուղեցույցներ, Microchip-ի վերջին մամուլի հաղորդագրություններ, սեմինարների և միջոցառումների ցանկ, Microchip-ի վաճառքի գրասենյակների, դիստրիբյուտորների և գործարանների ներկայացուցիչների ցուցակներ
Ապրանքի փոփոխության ծանուցման ծառայություն
Microchip-ի արտադրանքի փոփոխության ծանուցման ծառայությունն օգնում է հաճախորդներին արդիական պահել Microchip-ի արտադրանքի վերաբերյալ: Բաժանորդները էլեկտրոնային փոստով ծանուցում կստանան, երբ փոփոխություններ, թարմացումներ, վերանայումներ կամ սխալներ լինեն՝ կապված որոշակի արտադրանքի ընտանիքի կամ զարգացման գործիքի հետ:
Գրանցվելու համար այցելեք www.microchip.com/pcn և հետևեք գրանցման հրահանգներին Հաճախորդների սպասարկում Microchip արտադրանքի օգտվողները կարող են օգնություն ստանալ մի քանի ուղիներով.
- դիստրիբյուտոր կամ ներկայացուցիչ
- Տեղական վաճառքի գրասենյակ
- Ներկառուցված լուծումների ինժեների (ESE) տեխնիկական աջակցություն Հաճախորդները պետք է դիմեն իրենց դիստրիբյուտորին, ներկայացուցչին կամ ESE-ին աջակցության համար: Տեղական վաճառքի գրասենյակները նույնպես հասանելի են հաճախորդներին օգնելու համար: Վաճառքի գրասենյակների և վայրերի ցանկը ներառված է այս փաստաթղթում:
Տեխնիկական աջակցությունը հասանելի է միջոցով webկայք՝ www.microchip.com/support
Microchip Devices Code Protection հատկությունը
Ուշադրություն դարձրեք Microchip սարքերի կոդի պաշտպանության հատկության հետևյալ մանրամասներին.
- Microchip արտադրանքները համապատասխանում են իրենց հատուկ Microchip Data Sheet-ում պարունակվող բնութագրերին:
- Microchip-ը կարծում է, որ իր արտադրանքի ընտանիքն ապահով է, երբ օգտագործվում է նախատեսված ձևով և նորմալ պայմաններում:
- Կան անազնիվ և, հնարավոր է, անօրինական մեթոդներ, որոնք օգտագործվում են Microchip սարքերի կոդերի պաշտպանության առանձնահատկությունները խախտելու փորձերում: Մենք կարծում ենք, որ այս մեթոդները պահանջում են Microchip-ի արտադրանքների օգտագործումը Microchip-ի տվյալների թերթերում պարունակվող գործառնական բնութագրերից դուրս: Կոդի պաշտպանության այս հատկանիշները խախտելու փորձերը, ամենայն հավանականությամբ, չեն կարող իրականացվել առանց Microchip-ի մտավոր սեփականության իրավունքները խախտելու:
- Microchip-ը պատրաստ է աշխատել ցանկացած հաճախորդի հետ, ով մտահոգված է իր կոդի ամբողջականությամբ:
- Ոչ Microchip-ը, ոչ էլ կիսահաղորդչային այլ արտադրողները չեն կարող երաշխավորել իր ծածկագրի անվտանգությունը: Կոդի պաշտպանությունը չի նշանակում, որ մենք երաշխավորում ենք, որ ապրանքը «անխախտելի է»: Կոդի պաշտպանությունը մշտապես զարգանում է: Մենք Microchip-ում պարտավորվում ենք շարունակաբար կատարելագործել մեր արտադրանքի ծածկագրերի պաշտպանության առանձնահատկությունները: Microchip-ի ծածկագրի պաշտպանության գործառույթը կոտրելու փորձերը կարող են լինել Digital Millennium Copyright Act-ի խախտում: Եթե նման գործողությունները թույլ են տալիս չարտոնված մուտք գործել դեպի ձեր ծրագրակազմը կամ հեղինակային իրավունքով պաշտպանված այլ աշխատանք, դուք կարող եք իրավունք ունենալ դատական հայց ներկայացնել՝ համաձայն այդ օրենքի:
Իրավական ծանուցում
Սույն հրապարակման մեջ պարունակվող տեղեկատվությունը տրամադրվում է միայն Microchip-ի արտադրանքի նախագծման և օգտագործման նպատակով: Սարքի հավելվածների և նմանատիպ այլ տեղեկությունները տրամադրվում են միայն ձեր հարմարության համար և կարող են փոխարինվել թարմացումներով: Ձեր պարտականությունն է ապահովել, որ ձեր դիմումը համապատասխանում է ձեր բնութագրերին:
ԱՅՍ ՏԵՂԵԿԱՏՎՈՒԹՅՈՒՆԸ ՏՐԱՄԱԴՐՎՈՒՄ Է ՄԻԿՐՈՉԻՊԻ «ԻՆՉՊԵՍ ԿԱ»: ՄԻԿՐՈՉԻՊԸ ՆԵՐԿԱՅԱՑՈՒՑՉՈՒԹՅՈՒՆ ՉԻ ԿԱՏԱՐՈՒՄ
ԿԱՄ ՑԱՆԿԱՑԱԾ ՏԵՍԱԿԻ ԵՐԱՇԽԻՔՆԵՐ՝ ԲԱՑԱՀԱՅՏ ԹԵ ՆԿՅԱԼԻՐ, ԳՐԱՎՈՐ, ԹԵ ԲԱՆԱՎՈՐ, կանոնադրական
ԿԱՄ ՀԱԿԱՌԱԿԸ՝ ԿԱՊՎԱԾ ՏԵՂԵԿԱՏՎՈՒԹՅԱՆ ՀԵՏ, ՆԵՐԱՌՅԱԼ ԲԱՅՑ ՉՍԱՀՄԱՆԱՓԱԿՎԵԼ
ԵՐԱՇԽԻՔՆԵՐ ՉԻ ԽԱԽՏՈՒՄՆԵՐԻ, ՎԱՃԱՌՔԻ ԿԱՐՈՂՈՒԹՅԱՆ ԵՎ ՀԱՏՈՒԿ ՆՊԱՏԱԿԻ ՀԱՄԱՐ ՊԱՏԱՍԽԱՆՈՒԹՅԱՆ ԿԱՄ ԴՐԱ ՎԻՃԱԿԻ, ՈՐԱԿԻ ԿԱՄ ԿԱՏԱՐՄԱՆԻ ՀԱՄԱՐ ԵՐԱՇԽԻՔՆԵՐԸ: ՈՉ ՄԻ ԴԵՊՔՈՒՄ ՄԻԿՐՈՉԻՊԸ ՊԱՏԱՍԽԱՆԱՏՎՈՒԹՅՈՒՆ ՉԻ ՊԱՏԱՍԽԱՆԱՏՎԵԼ ԱՄԵՐԻԿ ՏԵՂԵԿԱՏՎՈՒԹՅԱՆ ՀԵՏ ԿԱՊՎԱԾ ՈՐԵՎԷ ԱՆՈՒՂԻՂ, ՀԱՏՈՒԿ, ՊԱՏԺԻՉ, ՊԱՏԱԽԱԿԱՆ ԿԱՄ ՀԵՏԵՎԱՆԱԿԱՆ ԿՈՐՈՒՍՏԻ, ՎՆԱՍԻ, ԱՐԺԵՔԻ ԿԱՄ ԾԱԽՍԻ ՀԱՄԱՐ ԽՈՐՀՐԴՎԱԾ Է \ՀՆԱՐԱՎՈՐՈՒԹՅԱՆ ՄԱՍԻՆ ԿԱՄ ՎՆԱՍՆԵՐԸ ԿԱՆԽԱԽՍԵԼԻ ԵՆ. ՄԻԿՐՈՉԻՊԻ ԸՆԴՀԱՆՈՒՐ ՊԱՏԱՍԽԱՆԱՏՎՈՒԹՅՈՒՆԸ ՏԵՂԵԿԱՏՎՈՒԹՅԱՆ ԿԱՄ ԴՐԱ ՕԳՏԱԳՈՐԾՄԱՆ ՀԱՄԱՐ ԿԱՊՎԱԾ ԲՈԼՈՐ ՊԱՀԱՆՋՆԵՐԻ ՎԵՐԱԲԵՐՅԱԼ ՉԻ ԳԵՐԱՑՆԻ ՎՃԱՐՆԵՐԻ ԳՈՒՄԱՐԸ, ԵԹԵ ՉԿԱ, ԱՅԴ ԱՇԽԱՏԱՆՔՆԵՐԻ ՀԱՄԱՐ: Կենսապահովման և/կամ անվտանգության ծրագրերում Microchip սարքերի օգտագործումը լիովին ենթարկվում է գնորդի ռիսկին, և գնորդը համաձայնում է պաշտպանել, փոխհատուցել և պահել անվնաս Microchip-ը նման օգտագործման հետևանքով առաջացած ցանկացած և բոլոր վնասներից, պահանջներից, հայցերից կամ ծախսերից: Ոչ մի լիցենզիա չի փոխանցվում, անուղղակիորեն կամ այլ կերպ, Microchip-ի որևէ մտավոր սեփականության իրավունքով, եթե այլ բան նշված չէ:
| ԱՄԵՐԻԿԱ | Ասիա / Խաղաղ օվկիանոս | Ասիա / Խաղաղ օվկիանոս | ԵՎՐՈՊԱ |
| Կորպորատիվ գրասենյակ2355 West Chandler Blvd. Chandler, AZ 85224-6199Հեռ.՝ 480-792-7200Ֆաքս՝ 480-792-7277Տեխնիկական աջակցություն. www.microchip.com/support Web Հասցե: www.microchip.com ԱտլանտաԴուլութ, GATel՝ 678-957-9614Ֆաքս: 678-957-1455Օսթին, ՏեխասՀեռ. 512-257-3370Բոստոն Westborough, MA Հեռ.՝ 774-760-0087Ֆաքս: 774-760-0088ՉիկագոItasca, ILTel: 630-285-0071 Ֆաքս: 630-285-0075ԴալլասAddison, TXTel՝ 972-818-7423Ֆաքս: 972-818-2924ԴետրոյթՆովի, MITel: 248-848-4000Հյուսթոն, ՏեխասՀեռ. 281-894-5983Ինդիանապոլիս Noblesville, IN Հեռ.՝ 317-773-8323Ֆաքս՝ 317-773-5453Հեռ. 317-536-2380Լոս Անջելես Mission Viejo, CA Հեռ.՝ 949-462-9523Ֆաքս՝ 949-462-9608Հեռ. 951-273-7800Ռալի, ԱՄՆՀեռ. 919-844-7510Նյու Յորք, Նյու ՅորքՀեռ. 631-435-6000Սան Խոսե, ԿալիֆորնիաՀեռ: 408-735-9110 Հեռ.: 408-436-4270Կանադա – ՏորոնտոՀեռ.` 905-695-1980Ֆաքս: 905-695-2078 | Ավստրալիա – ՍիդնեյՀեռ.՝ 61-2-9868-6733Չինաստան - ՊեկինՀեռ.՝ 86-10-8569-7000Չինաստան - ՉենդուՀեռ.՝ 86-28-8665-5511Չինաստան - ՉունցինՀեռ.՝ 86-23-8980-9588Չինաստան - ԴոնգուանՀեռ.՝ 86-769-8702-9880Չինաստան - ԳուանչժոուՀեռ.՝ 86-20-8755-8029Չինաստան - ՀանչժոուՀեռ.՝ 86-571-8792-8115Չինաստան - Հոնկոնգի SARՀեռ.՝ 852-2943-5100Չինաստան - ՆանջինգՀեռ.՝ 86-25-8473-2460Չինաստան - ՑինդաոՀեռ.՝ 86-532-8502-7355Չինաստան - ՇանհայՀեռ.՝ 86-21-3326-8000Չինաստան - ՇենյանՀեռ.՝ 86-24-2334-2829Չինաստան - ՇենժենՀեռ.՝ 86-755-8864-2200Չինաստան - ՍուչժոուՀեռ.՝ 86-186-6233-1526Չինաստան - ՈւհանՀեռ.՝ 86-27-5980-5300Չինաստան - ՍիանՀեռ.՝ 86-29-8833-7252Չինաստան - ՍյամենՀեռ.՝ 86-592-2388138Չինաստան - ՉժուհայՀեռ.՝ 86-756-3210040 | Հնդկաստան - ԲանգալորՀեռ.՝ 91-80-3090-4444Հնդկաստան - Նյու ԴելիՀեռ.՝ 91-11-4160-8631Հնդկաստան - ՊունաՀեռ.՝ 91-20-4121-0141Ճապոնիա – ՕսակաՀեռ.՝ 81-6-6152-7160Ճապոնիա - ՏոկիոՀեռ.՝ 81-3-6880- 3770Կորեա - ԴաեգուՀեռ.՝ 82-53-744-4301Կորեա - ՍեուլՀեռ.՝ 82-2-554-7200Մալազիա - Կուալա ԼումպուրՀեռ.՝ 60-3-7651-7906Մալայզիա – ՊենանգՀեռ.՝ 60-4-227-8870Ֆիլիպիններ - ՄանիլաՀեռ.՝ 63-2-634-9065ՍինգապուրՀեռ.՝ 65-6334-8870Թայվան – Հսին ՉուՀեռ.՝ 886-3-577-8366Թայվան - ԿաոսյունՀեռ.՝ 886-7-213-7830Թայվան - ԹայբեյՀեռ.՝ 886-2-2508-8600Թաիլանդ - ԲանգկոկՀեռ.՝ 66-2-694-1351Վիետնամ - Հո Չի ՄինՀեռ.՝ 84-28-5448-2100 | Ավստրիա – ՈւելսTel: 43-7242-2244-39Fax: 43-7242-2244-393Դանիա – ԿոպենհագենTel: 45-4485-5910Fax: 45-4485-2829Ֆինլանդիա – ԷսպուՀեռ.՝ 358-9-4520-820Ֆրանսիա – ՓարիզTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Գերմանիա – ԳարշինգՀեռ.՝ 49-8931-9700Գերմանիա – ՀաանՀեռ.՝ 49-2129-3766400Գերմանիա – ՀեյլբրոնՀեռ.՝ 49-7131-72400Գերմանիա – ԿարլսրուեՀեռ.՝ 49-721-625370Գերմանիա – ՄյունխենTel: 49-89-627-144-0Fax: 49-89-627-144-44Գերմանիա – ՌոզենհայմՀեռ.՝ 49-8031-354-560Իսրայել – ՌաանանաՀեռ.՝ 972-9-744-7705Իտալիա – ՄիլանTel: 39-0331-742611Fax: 39-0331-466781Իտալիա – ՊադովաՀեռ.՝ 39-049-7625286Նիդեռլանդներ – ԴրունենTel: 31-416-690399Fax: 31-416-690340Նորվեգիա – ՏրոնհեյմՀեռ՝ 47-72884388Լեհաստան – ՎարշավաՀեռ.՝ 48-22-3325737Ռումինիա – ԲուխարեստTel: 40-21-407-87-50Իսպանիա - ՄադրիդTel: 34-91-708-08-90Fax: 34-91-708-08-91Շվեդիա – ԳյոթենբերգTel: 46-31-704-60-40Շվեդիա - ՍտոկհոլմՀեռ.՝ 46-8-5090-4654Մեծ Բրիտանիա – ՈւոքինգհեմTel: 44-118-921-5800Fax: 44-118-921-5820 |
Փաստաթղթեր / ռեսուրսներ
 |
Microchip Technology CoreJTAGՎրիպազերծման պրոցեսորներ [pdf] Օգտագործողի ուղեցույց CoreJTAGDebug Processors, CoreJTAGDebug, Processors |
