Microchip Technology Core JTAG Debug Processors User Guide
Uvod
Jezgra J.TAG Debug v4.0 olakšava povezivanje Joint Test Action Group (JTAG) kompatibilne soft core procesore s JTAG TAP ili pinovi za ulaz/izlaz opće namjene (GPIO) za otklanjanje pogrešaka. Ova IP jezgra olakšava ispravljanje pogrešaka maksimalno 16 soft core procesora unutar jednog uređaja, a također pruža podršku za ispravljanje pogrešaka procesora na četiri odvojena uređaja preko GPIO-a.
Značajke
CoreJTAGDebug ima sljedeće ključne značajke:
- Omogućuje pristup tkanini do JTAG sučelje kroz JTAG TAPNITE.
- Omogućuje pristup tkanini do JTAG sučelje preko GPIO pinova.
- Konfigurira podršku za IR kod za JTAG probijanje tunela.
- Podržava povezivanje više uređaja putem JTAG TAPNITE.
- Podržava multi-procesor debugging.
- Promiče odvojene signale sata i resetiranja prema resursima za usmjeravanje s malim zakrivljenjem.
- Podržava resetiranje aktivnog niskog i aktivnog visokog cilja.
- Podržava JTAG Sučelje sigurnosnog nadzora (UJTAG_SEC) za PolarFire uređaje.
Osnovna verzija
Ovaj dokument se odnosi na CoreJTAGOtklanjanje pogrešaka v4.0
Podržane obitelji
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- IGLUN
- IGLOOe/+
Iskorištenost i izvedba uređaja
Podaci o korištenju i performansama navedeni su u sljedećoj tablici za podržane obitelji uređaja. Podaci navedeni u ovoj tablici samo su indikativni. Ukupna iskorištenost uređaja i performanse jezgre ovise o sustavu.
Tablica 1. Iskorištenost i izvedba uređaja
| Obitelj | Pločice sekvencijalne | Kombinacijski | Ukupno | Iskorištenje Uređaj | Ukupno % | Izvedba (MHz) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| IGLOO2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| IGLUN | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | A3P600 | 1.26 | 50 |
Bilješka: Podaci u ovoj tablici dobiveni su korištenjem Verilog RTL-a s tipičnim postavkama sinteze i izgleda na -1 dijelovima. Parametri najviše razine ili generici ostavljeni su na zadanim postavkama.
Funkcionalni opis
CoreJTAGDebug koristi UJTAG tvrdi makro za omogućavanje pristupa JTAG sučelje iz FPGA tkanine. UJTAG hard macro olakšava spajanje na izlaz MSS ili ASIC TAP kontrolera iz tkanine. Samo jedan primjer UJTAG makro je dopušten u tkanini.
Slika 1-1. CoreJTAGDebug blok dijagram
CoreJTAGDebug sadrži instanciranje uj_jtag kontroler tunela, koji implementira JTAG kontroler tunela za olakšavanje JTAG tuneliranje između FlashPro programatora i ciljnog softcore procesora. Softcore procesor povezan je putem namjenskog FPGA JTAG pinovi sučelja. IR skeniranje od JTAG sučelja su nedostupna u FPGA fabrici. Stoga je protokol tunela potreban za olakšavanje IR i DR skeniranja do cilja za otklanjanje pogrešaka, koji podržava industrijski standard JTAG sučelje. Kontroler tunela dekodira paket tunela prenesen kao DR skeniranje i generira rezultantno IR ili DR skeniranje, na temelju sadržaja tunelskog paketa i sadržaja IR registra dostavljenog kroz UIREG. Kontroler tunela također dekodira paket tunela, kada sadržaj IR registra odgovara njegovom IR kodu.
Slika 1-2. Tunnel Packet Protocol
Konfiguracijski parametar osigurava konfiguraciju IR koda koji koristi kontroler tunela. Kako bi se olakšalo otklanjanje pogrešaka više softverskih procesora unutar jednog dizajna, broj instanciranih tunelskih kontrolera može se konfigurirati od 1-16, pružajući JTAG kompatibilno sučelje za svaki ciljni procesor. Svaki od ovih ciljnih procesora može se adresirati kroz jedinstveni IR kod postavljen u trenutku instanciranja.
CLKINT ili BFR međuspremnik se instancira na liniji TGT_TCK svakog sučelja za otklanjanje pogrešaka ciljnog procesora.
Linija URSTB od UJTAG makro (TRSTB) promoviran je u globalni resurs unutar CoreJ-aTAGDebug. Opcijski pretvarač postavljen je na liniji TGT_TRST unutar CoreJ-aTAGDebug za povezivanje s ciljem za ispravljanje pogrešaka, za koji se zatim očekuje da će biti povezan s izvorom resetiranja s aktivnim visokim stupnjem. Konfigurira se kada se pretpostavlja da dolazni TRSTB signal iz JTAG TAP je aktivan nisko. Ako ova konfiguracija zahtijeva jedan ili više ciljeva za ispravljanje pogrešaka, potrošit će se dodatni resurs globalnog usmjeravanja.
Linija URSTB od UJTAG makro (TRSTB) promoviran je u globalni resurs unutar CoreJ-aTAGDebug. Opcijski pretvarač postavljen je na liniji TGT_TRST unutar CoreJ-aTAGDebug za povezivanje s ciljem za ispravljanje pogrešaka, za koji se zatim očekuje da će biti povezan s izvorom resetiranja s aktivnim visokim stupnjem. Konfigurira se kada se pretpostavlja da dolazni TRSTB signal iz JTAG TAP je aktivan nisko. TGT_TRSTN je zadani aktivni niski izlaz za cilj otklanjanja pogrešaka. Ako ova konfiguracija zahtijeva jedan ili više ciljeva za ispravljanje pogrešaka, potrošit će se dodatni resurs globalnog usmjeravanja.
Slika 1-3. CoreJTAGDebug serijski podaci i takt
Ulančavanje uređaja
Pogledajte korisničke vodiče za programiranje FPGA za određenu razvojnu ploču ili obitelj. Svaka razvojna ploča može raditi na različitim voltages, a vi možete odlučiti provjeriti je li to moguće s njihovim razvojnim platformama. Također, ako koristite više razvojnih ploča, provjerite imaju li zajedničku osnovu.
Kroz FlashPro zaglavlje
Da bi se podržalo ulančavanje više uređaja u fabrici pomoću FlashPro zaglavlja, više instanci uj_jtag su potrebni. Ova verzija jezgre omogućuje pristup do najviše 16 jezgri bez potrebe za ručnim instanciranjem uj_jtag. Svaka jezgra ima jedinstveni IR kod (od 0x55 do 0x64) koji će omogućiti pristup određenoj jezgri koja odgovara ID kodu.
Slika 1-4. Više procesora u jednom uređaju Jedan uređaj
Za korištenje CoreJTAGOtklanjanje pogrešaka na više uređaja, jedan od uređaja mora postati glavni. Ovaj uređaj sadrži CoreJTAGJezgra za otklanjanje pogrešaka. Svaki procesor je tada povezan na sljedeći način:
Slika 1-5. Više procesora na dva uređaja
Za otklanjanje pogrešaka jezgre na drugoj ploči, JTAG signale iz CoreJ-aTAGDebug se promiče u pribadače najviše razine u SmartDesignu. Oni su zatim povezani s JTAG signale izravno na procesoru.
Bilješka: CoreJTAGDebug, u dizajnu druge ploče, nije obavezan Imajte na umu da UJ_JTAG makro i zaglavlje FlashPro ne koriste se u drugom dizajnu ploče.
Za odabir procesora za ispravljanje pogrešaka u SoftConsoleu kliknite konfiguracije za ispravljanje pogrešaka, a zatim kliknite karticu Debugger.
Naredba, prikazana na sljedećoj slici, je izvršena.
Slika 1-6. Konfiguracija programa za ispravljanje pogrešaka UJ_JTAG_IRCODE
UJ_JTAG_IRCODE se može promijeniti ovisno o tome na kojem procesoru ispravljate pogreške. Na primjerample: za otklanjanje pogrešaka procesora u uređaju 0, UJ_JTAG_IRCODE se može postaviti na 0x55 ili 0x56.
Kroz GPIO
Za otklanjanje pogrešaka preko GPIO-a, parametar UJTAG Odabrana je _BYPASS. Jedna i četiri jezgre mogu se ispravljati preko GPIO zaglavlja ili pinova. Da biste pokrenuli sesiju ispravljanja pogrešaka pomoću GPIO-a iz SoftConsole v5.3 ili novije, konfiguracija ispravljanja pogrešaka mora biti postavljena na sljedeći način:
Slika 1-7. Konfiguracija programa za ispravljanje pogrešaka GPIO
Bilješka: Ako ispravljate pogreške preko GPIO-a, ne možete istovremeno ispravljati pogreške procesora putem FlashPro zaglavlja ili ugrađenog FlashPro5 na razvojnim pločama. Na primjerample: FlashPro Header ili Embedded FlashPro5 dostupni su za olakšavanje otklanjanja pogrešaka pomoću Identify ili SmartDebug.
Slika 1-8. Otklanjanje pogrešaka preko GPIO pinova
Ulančavanje uređaja putem GPIO pinova
Za podršku lančanog povezivanja više uređaja putem GPIO-a, UJTAGPotrebno je odabrati parametar _BYPASS. Zatim se signali TCK, TMS i TRSTb mogu promovirati u portove najviše razine. Svi ciljni procesori imaju TCK, TMS i TRSTb. Oni nisu prikazani u nastavku.
Slika 1-9. Ulančavanje uređaja putem GPIO pinova
U osnovnom JTAG lanac, TDO procesora povezuje se s TDI-jem drugog procesora i nastavlja se dok se svi procesori ne ulančaju, na ovaj način. TDI prvog procesora i TDO posljednjeg procesora povezuju se s JTAG programer koji povezuje sve procesore. JTAG signali iz procesora se usmjeravaju u CoreJTAGDebug, gdje se mogu ulančati. Ako je ulančavanje više uređaja dovršeno, uređaj s CoreJTAGDebug postaje glavni uređaj.
U scenariju GPIO otklanjanja pogrešaka, gdje IR kod nije dodijeljen svakom procesoru, koristi se modificirana OpenOCD skripta za odabir s kojeg se uređaja otklanjaju pogreške. OpenOCD skripta je modificirana kako bi odabrala na kojem se uređaju otklanjaju pogreške. Za Mi-V dizajn, file nalazi se na instalacijskom mjestu SoftConsole, pod openocd/scripts/board/ microsemi-riscv.cfg. Za ostale procesore, filese nalaze na istoj openocd lokaciji.
Bilješka: Opcije konfiguracije otklanjanja pogrešaka također je potrebno ažurirati, ako je file je preimenovana
Slika 1-10. Konfiguracija otklanjanja pogrešaka
Otvorite username-riscv-gpio-chain.cfg, slijedi exampono što se mora vidjeti:
Slika 1-11. MIV konfiguracija File
Sljedeće postavke funkcioniraju za otklanjanje pogrešaka jednog uređaja putem GPIO-a. Za debugiranje lanca, potrebno je dodati dodatne naredbe, tako da se uređaji koji nisu debugirani stavljaju u premosni mod.
Za dva procesora u lancu, sljedeći sampizvršava se naredba le:
To omogućuje otklanjanje pogrešaka Target softcore procesora 1 stavljanjem Target softcore procesora 0 u zaobilazni način rada. Za otklanjanje pogrešaka Target softcore procesora 0, koristi se sljedeća naredba:
Bilješka: Jedina razlika između ove dvije konfiguracije je u tome što izvor, koji zove Microsemi RISCV konfiguraciju file (microsemi-riscv.cfg) ili dolazi na prvom mjestu, kada se otklanjaju pogreške ciljnog softverskog procesora 0, ili na drugom mjestu, kada se uklanjaju pogreške ciljnog softverskog procesora 1. Za više od dva uređaja u lancu, dodatni jtag dodan je newtaps. Na primjerample, ako postoje tri procesora u lancu, tada se koristi sljedeća naredba:
Slika 1-12. nprample Debug System
Sučelje
Sljedeći odjeljci govore o informacijama vezanim uz sučelje.
Parametri konfiguracije
Konfiguracijske opcije za CoreJTAGOtklanjanje pogrešaka opisano je u sljedećoj tablici. Ako je potrebna konfiguracija koja nije zadana, upotrijebite dijaloški okvir Konfiguracija u SmartDesignu za odabir odgovarajućih vrijednosti za konfigurabilne opcije.
Tablica 2-1. CoreJTAGOpcije konfiguracije otklanjanja pogrešaka
| Ime | Vrijedi raspon | Zadano | Opis |
| NUM_DEBUG_TGTS | 1-16 | 1 | Broj dostupnih ciljeva za otklanjanje pogrešaka putem FlashPro (UJTAG_DEBUG = 0) je 1-16. Broj dostupnih ciljeva za otklanjanje pogrešaka putem GPIO (UJTAG_DEBUG = 1) je 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR kod, jedan po cilju otklanjanja pogrešaka. Navedena vrijednost mora biti jedinstvena za ovaj cilj otklanjanja pogrešaka. Kontroler tunela povezan s ovim ciljnim sučeljem za otklanjanje pogrešaka samo pokreće TDO i pokreće ciljno sučelje za uklanjanje pogrešaka, kada sadržaj IR registra odgovara ovom IR kodu. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: izlaz TGT_TRSTN_x povezan je s globalnim oblikom aktivnog niskog URSTB izlaza UJ-aTAG makro.1: TGT_TRST izlaz interno je povezan s globalnim obrnutim oblikom aktivnog niskog URSTB izlaza UJTAG makro. Dodatni globalni resurs usmjeravanja troši se ako je ovaj parametar postavljen na 1 za bilo koji cilj otklanjanja pogrešaka. |
| UJTAG_ZAOBIĆI | 0-1 | 0 | 0: GPIO Debug je onemogućen, Debug je dostupan putem FlashPro zaglavlja ili Embedded FlashPro5.1: GPIO Debug je omogućen, Debug je dostupan putem korisnički odabranih GPIO pinova na ploči.Bilješka: Kada se otklanjanje pogrešaka vrši putem GPIO-a, izvršava se sljedeća naredba za uklanjanje pogrešaka u opcijama otklanjanja pogrešaka SoftConsole: “—naredba “set FPGA_TAP N”“. |
| UJTAG_SEC_HR | 0-1 | 0 | 0: UJTAG makro je odabran ako UJTAG_OBILAZNICA = 0. 1: UJTAGMakro _SEC odabran je ako je UJTAG_OBILAZNICA= 0.Bilješka: Ovaj parametar se odnosi samo na PolarFire. Odnosno, OBITELJ = 26. |
Opisi signala
Sljedeća tablica navodi opise signala za CoreJTAGOtklanjanje grešaka.
Tablica 2-2. CoreJTAGDebug I/O signali
| Ime | Vrijedi raspon | Zadano | Opis |
| NUM_DEBUG_TGTS | 1-16 | 1 | Broj dostupnih ciljeva za otklanjanje pogrešaka putem FlashPro (UJTAG_DEBUG = 0) je 1-16. Broj dostupnih ciljeva za otklanjanje pogrešaka putem GPIO (UJTAG_DEBUG = 1) je 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR kod, jedan po cilju otklanjanja pogrešaka. Navedena vrijednost mora biti jedinstvena za ovaj cilj otklanjanja pogrešaka. Kontroler tunela povezan s ovim ciljnim sučeljem za otklanjanje pogrešaka samo pokreće TDO i pokreće ciljno sučelje za uklanjanje pogrešaka, kada sadržaj IR registra odgovara ovom IR kodu. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: izlaz TGT_TRSTN_x povezan je s globalnim oblikom aktivnog niskog URSTB izlaza UJ-aTAG makro.1: TGT_TRST izlaz interno je povezan s globalnim obrnutim oblikom aktivnog niskog URSTB izlaza UJTAG makro. Dodatni globalni resurs usmjeravanja troši se ako je ovaj parametar postavljen na 1 za bilo koji cilj otklanjanja pogrešaka. |
| UJTAG_ZAOBIĆI | 0-1 | 0 | 0: GPIO Debug je onemogućen, Debug je dostupan putem FlashPro zaglavlja ili Embedded FlashPro5.1: GPIO Debug je omogućen, Debug je dostupan putem korisnički odabranih GPIO pinova na ploči.Bilješka: Kada se otklanjanje pogrešaka vrši putem GPIO-a, izvršava se sljedeća naredba za uklanjanje pogrešaka u opcijama otklanjanja pogrešaka SoftConsole: “—naredba “set FPGA_TAP N”“. |
| UJTAG_SEC_HR | 0-1 | 0 | 0: UJTAG makro je odabran ako UJTAG_OBILAZNICA = 0. 1: UJTAGMakro _SEC odabran je ako je UJTAG_OBILAZNICA= 0.Bilješka: Ovaj parametar se odnosi samo na PolarFire. Odnosno, OBITELJ = 26. |
Bilješke:
- Svi signali u JTAG Gornji popis TAP priključaka mora biti promaknut u priključke najviše razine u SmartDesignu.
- SEC priključci dostupni su samo kada je UJTAG_SEC_EN je omogućen kroz CoreJTAGDebug konfiguracijski GUI.
- Budite posebno oprezni pri spajanju EN_SEC ulaza. Ako je EN_SEC promaknut u priključak najviše razine (ulazni pin uređaja), morate pristupiti Konfiguriraj I/O stanja tijekom JTAG Programski odjeljak Dizajna programa u toku Libero i osigurajte da je I/0 stanje (samo izlaz) za EN_SEC port postavljeno na 1.
Registrirajte kartu i opise
Ne postoje registri za CoreJTAGOtklanjanje grešaka.
Tijek alata
Sljedeći odjeljci govore o informacijama koje se odnose na tijek alata.
Licenca
Za korištenje ovog IP Core-a s Libero SoC-om nije potrebna licenca.
RTL
Potpuni RTL kod je osiguran za jezgru i testne stolove, omogućujući instanciranje jezgre sa SmartDesignom. Simulacija, sinteza i raspored mogu se izvesti unutar Libero SoC-a.
SmartDesign
Bivšiample instancirano view od CoreJTAGDebug je prikazan na sljedećoj slici. Za više informacija o korištenju SmartDesigna za instanciranje i generiranje jezgri, pogledajte Using DirectCore in Libero® SoC User Guide.
Slika 4-1. SmartDesign CoreJTAGInstanca otklanjanja pogrešaka View pomoću JTAG Zaglavlje
Slika 4-2. SmartDesign CoreJTAGOtklanjanje pogrešaka pomoću GPIO pinova
Konfiguriranje CoreJ-aTAGOtklanjanje pogrešaka u SmartDesignu
Jezgra se konfigurira pomoću konfiguracijskog GUI-ja u SmartDesignu. bivšiampGUI prikazan je na sljedećoj slici.
Slika 4-3. Konfiguriranje CoreJ-aTAGOtklanjanje pogrešaka u SmartDesignu
Za PolarFire, UJTAG_SEC odabire UJTAG_SEC makro umjesto UJTAG makro kada UJTAG_BYPASS je onemogućen. Ignorira se za sve ostale obitelji.
Broj ciljeva za ispravljanje pogrešaka može se konfigurirati do 16 ciljeva za ispravljanje pogrešaka, s UJTAG_BYPASS onemogućen i do 4 cilja za otklanjanje pogrešaka, s UJTAG_BYPASS omogućen.
UJTAG_BYPASS odabire otklanjanje pogrešaka kroz UJTAG i zaglavlje FlashPro te otklanjanje pogrešaka putem GPIO pinova.
Ciljni # IR kod je JTAG IR kod dan cilju otklanjanja pogrešaka. Ovo mora biti jedinstvena vrijednost unutar raspona navedenog u Tablica 2-1.
Simulacijski tokovi
Uz CoreJ se isporučuje korisnička ispitna pločaTAGDebug. Za pokretanje simulacija:
- Odaberite tijek korisničkog testnog stola unutar SmartDesigna.
- Pritisnite Spremi i generiraj u oknu Generiraj. Odaberite korisnički testni stol iz GUI-ja Core Configuration.
Kada SmartDesign generira Libero projekt, instalira korisnički testbench files. Za pokretanje korisničkog testnog uređaja:
- Postavite korijen dizajna na CoreJTAGInstanciranje otklanjanja pogrešaka u oknu hijerarhije dizajna Libero.
- Kliknite Verify Pre-Synthesized Design > Simulate u prozoru Libero Design Flow. Ovo pokreće ModelSim i automatski pokreće simulaciju.
Sinteza u Liberu
Za pokretanje Sinteze:
- Pritisnite ikonu Synthesize u prozoru Libero SoC Design Flow da biste sintetizirali jezgru. Alternativno, desnom tipkom miša kliknite opciju Sintetiziraj u prozoru Tijek dizajna i odaberite Interaktivno otvori. Prozor Synthesis prikazuje Synplify® projekt.
- Pritisnite ikonu Pokreni.
Bilješka: Za RTG4, postoji upozorenje za ublažavanje prolaznog događaja (SET), koje se može zanemariti jer se ovaj IP koristi samo u razvojne svrhe i neće se koristiti u okruženju radijacije.
Mjesto i ruta u Liberu
Nakon što je sinteza dovršena, kliknite ikonu Place and Route u Libero SoC-u za početak postupka postavljanja.
Programiranje uređaja
Ako se koristi značajka UJAG_SEC i EN_SEC je promaknut u priključak najviše razine (ulazni pin uređaja), morate pristupiti Konfiguriraj I/O stanja tijekom JTAG Programski odjeljak Dizajna programa u toku Libero i osigurajte da je I/0 stanje (samo izlaz) za EN_SEC port postavljeno na 1.
Ova konfiguracija je neophodna za održavanje pristupa JTAG priključak za reprogramiranje uređaja, jer definirana vrijednost registra graničnog skeniranja (BSR) nadjačava bilo koju vanjsku logičku razinu na EN_SEC tijekom reprogramiranja.
Integracija sustava
Sljedeći odjeljci govore o informacijama koje se odnose na integraciju sustava.
Dizajn razine sustava za IGLOO2/RTG4
Sljedeća slika prikazuje zahtjeve dizajna za izvođenje JTAG otklanjanje pogrešaka softcore procesora, smještenog u fabrici od SoftConsole do JTAG sučelje za IGLOO2 i RTG4 uređaje.
Slika 5-1. RTG4/IGLOO2 JTAG Dizajn otklanjanja pogrešaka
Dizajn razine sustava za SmartFusion2
Sljedeća slika prikazuje zahtjeve dizajna za izvođenje JTAG otklanjanje pogrešaka softcore procesora, smještenog u fabrici od SoftConsole do JTAG sučelje za SmartFusion2 uređaje.
Slika 5-2. SmartFusion2 JTAG Dizajn otklanjanja pogrešaka
UJTAG_SEC
Za PolarFire obitelj uređaja, ovo izdanje omogućuje korisniku odabir između UJTAG i UJTAG_SEC, UJTAGParametar _SEC_EN u GUI-ju koristit će se za odabir željenog.
Sljedeća slika prikazuje jednostavan dijagram koji predstavlja fizička sučelja UJ-aTAG/UJTAG_SEC u PolarFireu.
Slika 5-3. PolarFire UJTAGMakro _SEC
Ograničenja dizajna
Dizajni s CoreJTAGDebug zahtijeva da aplikacija slijedi ograničenja, u tijeku dizajna, kako bi se omogućila analiza vremena koja se koristi na TCK domeni sata.
Da biste dodali ograničenja:
- Ako se koristi Enhanced Constraint tijek u Liberu v11.7 ili novijem, dvaput kliknite Constraints > Manage Constraints u prozoru DesignFlow i kliknite karticu Timing.
- Na kartici Timing u prozoru Constraint Manager kliknite New za stvaranje novog SDC-a file, i imenujte file. Ograničenja dizajna uključuju ograničenja izvora takta koja se mogu unijeti u ovaj prazan SDC file.
- Ako se koriste klasični tokovi ograničenja u Liberu v11.7 ili novijem, desnom tipkom miša kliknite Stvori ograničenja > Vremensko ograničenje, u prozoru Tijek dizajna, a zatim kliknite Stvori novo ograničenje. Stvara novi SDC file. Ograničenja dizajna uključuju ograničenja izvora takta, koja su unesena u ovaj prazan SDC file.
- Izračunajte TCK period i poluperiod. TCK je postavljen na 6 MHz kada se otklanjanje pogrešaka vrši s FlashPro, a postavljen je na maksimalnu frekvenciju od 30 MHz kada otklanjanje pogrešaka podržava FlashPro5. Nakon što dovršite ovaj korak, unesite sljedeća ograničenja u SDC file:
create_clock -name { TCK } \- razdoblje TCK_PERIOD \
- valni oblik { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Na primjerample, sljedeća ograničenja se primjenjuju za dizajn koji koristi TCK frekvenciju od 6 MHz.
create_clock -name { TCK } \ - razdoblje 166.67 \
- valni oblik { 0 83.33 } \ [ get_ports { TCK } ]
- Povežite sva ograničenja files provjerom sinteze, mjesta i rute i vremenatages u Upravitelj ograničenja > Kartica Vrijeme. To se dovršava odabirom odgovarajućih potvrdnih okvira za SDC files u koje su unesena ograničenja
Povijest revizija
| Naziv priključka | Širina | Smjer | Opis |
| JTAG TAP priključci | |||
| TDI | 1 | Ulazni | Testni podaci u. Serijski unos podataka iz TAP-a. |
| TCK | 1 | Ulazni | Testni sat. Izvor takta za sve sekvencijalne elemente unutar CoreJ-aTAGOtklanjanje grešaka. |
| TMS | 1 | Ulazni | Odabir načina testiranja. |
| TDO | 1 | Izlaz | Ispitivanje podataka. Serijski izlaz podataka na TAP. |
| TRSTB | 1 | Ulazni | Ponovno postavljanje testa. Aktivan niski reset ulaz od TAP-a. |
| JTAG Ciljni X priključci | |||
| TGT_TDO_x | 1 | Ulazni | Testirajte podatke iz debug cilja x u TAP. Spojite se na ciljni TDO port. |
| TGT_TCK_x | 1 | Izlaz | Testirajte izlaz sata za otklanjanje pogrešaka cilja x. TCK je interno unutar CoreJ-a promaknut u globalnu mrežu s niskim izobličenjemTAGOtklanjanje grešaka. |
| TGT_TRST_x | 1 | Izlaz | Active-High Test Reset. Koristi se samo kada je TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Izlaz | Active-Low Test Reset. Koristi se samo kada je TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Izlaz | Način testiranja Odaberite izlaz za otklanjanje pogrešaka cilja x. |
| TGT_TDI_x | 1 | Izlaz | Testni podaci u. Serijski unos podataka iz cilja za otklanjanje pogrešaka x. |
| UJTAG_BYPASS_TCK_x | 1 | Ulazni | Testirajte ulaz sata za otklanjanje pogrešaka cilja x s GPIO pina. |
| UJTAG_BYPASS_TMS_x | 1 | Ulazni | Način testiranja Odaberite za otklanjanje pogrešaka cilja x s GPIO pina. |
| UJTAG_BYPASS_TDI_x | 1 | Ulazni | Ulaz testnih podataka, serijski podaci za otklanjanje pogrešaka cilja x s GPIO pina. |
| UJTAG_BYPASS_TRSTB_x | 1 | Ulazni | Ponovno postavljanje testa. Resetirajte ulaz za otklanjanje pogrešaka cilja x s GPIO pina. |
| UJTAG_BYPASS_TDO_x | 1 | Izlaz | Izlaz testnih podataka, serijski podaci iz debug cilja x s GPIO pina. |
| SEC priključci | |||
| EN_SEC | 1 | Ulazni | Omogućuje sigurnost. Omogućuje korisničkom dizajnu nadjačavanje vanjskog TDI i TRSTB ulaza u TAP.Oprez: Budite posebno pažljivi kada povezujete ovaj priključak. Za više detalja pogledajte napomenu u nastavku i programiranje uređaja. |
| TDI_SEC | 1 | Ulazni | TDI Sigurnosno nadjačavanje. Zaobilazi vanjski TDI ulaz u TAP kada je EN_SEC VISOK. |
| TRSTB_SEC | 1 | Ulazni | TRSTB Sigurnosno nadjačavanje. Zaobilazi vanjski TRSTB ulaz u TAP kada je SEC_EN HIGH. |
| UTRSTB | 1 | Izlaz | Test Reset Monitor |
| UTMS | 1 | Izlaz | Testni način Odaberite Monitor |
Microchip Webmjesto
Microchip pruža online podršku putem našeg webmjesto na www.microchip.com/. Ovaj webmjesto se koristi za izradu filei informacije koje su lako dostupne kupcima. Neki od dostupnih sadržaja uključuju:
- Podrška za proizvode – Liste podataka i ispravke, bilješke o primjeni i sampprogrami, resursi za dizajn, korisnički vodiči i dokumenti za hardversku podršku, najnovija izdanja softvera i arhivirani softver
- Opća tehnička podrška – Često postavljana pitanja (FAQ), zahtjevi za tehničku podršku, online grupe za raspravu, popis članova partnerskog programa Microchip design
- Poslovanje Microchipa – Vodiči za odabir i naručivanje proizvoda, najnovija Microchipova priopćenja za tisak, popisi seminara i događaja, popisi prodajnih ureda Microchipa, distributera i predstavnika tvornica
Usluga obavijesti o promjeni proizvoda
Microchipova usluga obavješćivanja o promjeni proizvoda pomaže korisnicima da budu u toku s Microchipovim proizvodima. Pretplatnici će primiti obavijest e-poštom kad god postoje promjene, ažuriranja, revizije ili pogreške vezane uz određenu obitelj proizvoda ili razvojni alat od interesa.
Za registraciju idite na www.microchip.com/pcn i slijedite upute za registraciju Korisnička podrška Korisnici Microchip proizvoda mogu dobiti pomoć kroz nekoliko kanala:
- Distributer ili zastupnik
- Lokalni prodajni ured
- Tehnička podrška inženjera ugrađenih rješenja (ESE) Korisnici bi se trebali obratiti svom distributeru, predstavniku ili ESE-u radi podrške. Lokalni prodajni uredi također su dostupni za pomoć kupcima. Popis prodajnih ureda i lokacija uključen je u ovaj dokument.
Tehnička podrška dostupna je putem webstranica na: www.microchip.com/support
Značajka zaštite koda Microchip uređaja
Obratite pažnju na sljedeće pojedinosti značajke zaštite koda na Microchip uređajima:
- Microchip proizvodi zadovoljavaju specifikacije sadržane u njihovom posebnom Microchip podatkovnom listu.
- Microchip vjeruje da je njegova obitelj proizvoda sigurna kada se koristi na predviđeni način i pod normalnim uvjetima.
- Postoje nepoštene i moguće nezakonite metode koje se koriste u pokušajima probijanja značajki zaštite koda Microchip uređaja. Vjerujemo da ove metode zahtijevaju korištenje Microchipovih proizvoda na način izvan radnih specifikacija sadržanih u Microchipovim tehničkim listovima. Pokušaji kršenja ovih značajki zaštite koda najvjerojatnije se ne mogu postići bez kršenja Microchipovih prava intelektualnog vlasništva.
- Microchip je voljan surađivati sa svakim kupcem koji je zabrinut za integritet njegovog koda.
- Niti Microchip niti bilo koji drugi proizvođač poluvodiča ne može jamčiti sigurnost svog koda. Zaštita kodom ne znači da jamčimo da je proizvod "neslomljiv". Zaštita koda stalno se razvija. Mi u Microchipu predani smo stalnom poboljšanju značajki zaštite koda naših proizvoda. Pokušaji razbijanja Microchipove značajke zaštite koda mogu biti kršenje Zakona o autorskim pravima u digitalnom tisućljeću. Ako takve radnje dopuštaju neovlašteni pristup vašem softveru ili drugom djelu zaštićenom autorskim pravima, možete imati pravo podnijeti tužbu za naknadu prema tom Zakonu.
Pravna obavijest
Informacije sadržane u ovoj publikaciji dane su isključivo u svrhu projektiranja i korištenja Microchip proizvoda. Informacije o aplikacijama uređaja i slično daju se samo radi vaše udobnosti i mogu biti zamijenjene ažuriranjima. Vaša je odgovornost osigurati da vaša aplikacija zadovoljava vaše specifikacije.
OVE INFORMACIJE PRUŽA MICROCHIP "KAKVE JESU". MICROCHIP NE DAJE NIKAKVA IZJAVA
ILI JAMSTVA BILO KOJE VRSTE, BILO IZRIČITA ILI PODRAZUMEVANA, PISMENA ILI USMENA, ZAKONSKA
ILI NA DRUGI NAČIN, U VEZI S INFORMACIJAMA, UKLJUČUJUĆI, ALI NE OGRANIČAVAJUĆI SE NA BILO KOJE IMPLICITNE
JAMSTVA NEKRŠENJA, TRGOVSKE SPOSOBNOSTI I PRIKLADNOSTI ZA ODREĐENU NAMJENU ILI JAMSTVA VEZANA UZ NJEGOVO STANJE, KVALITETU ILI IZVEDBU. MICROCHIP NI U KOJEM SLUČAJU NEĆE BITI ODGOVORAN ZA BILO KOJI NEIZRAVNI, POSEBNI, KAZNENI, SLUČAJNI ILI POSLJEDIČNI GUBITAK, ŠTETU, TROŠAK ILI IZDAK BILO KOJE VRSTE, BEZ OBZIRA NA KAKO BI BILO UZROKOVANO, BILO DA JE MICROCHIP UPOZNAT O \MOGUĆNOSTI ILI JE ŠTETA PREDVIĐIVA. U NAJVEĆOJ MJERI DOPUŠTENOJ ZAKONOM, UKUPNA ODGOVORNOST MICROCHIPA ZA SVE ZAHTJEVE NA BILO KOJI NAČIN VEZANE S INFORMACIJAMA ILI NJIHOVIM KORIŠTENJEM NEĆE PRELAZITI IZNOS NAKNADA, AKO IMA, KOJE STE PLATILI IZRAVNO MICROCHIPU ZA INFORMACIJE. Korištenje Microchip uređaja u aplikacijama za održavanje života i/ili sigurnost u potpunosti je na rizik kupca, a kupac se slaže da će braniti, obeštetiti i zaštititi Microchip od bilo koje štete, potraživanja, tužbi ili troškova proizašlih iz takve upotrebe. Nikakve licence se ne prenose, implicitno ili na neki drugi način, pod bilo kojim Microchipovim pravima intelektualnog vlasništva osim ako nije drugačije navedeno.
| AMERIKA | AZIJA/PACIFIK | AZIJA/PACIFIK | EUROPA |
| Korporacijski ured2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Faks: 480-792-7277Tehnička podrška: www.microchip.com/support Web Adresa: www.microchip.com AtlantaDuluth, GATel: 678-957-9614Fax: 678-957-1455Austin, TeksasTel: 512-257-3370Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071 Fax: 630-285-0075DallasAddison, TXTel: 972-818-7423Fax: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TeksasTel: 281-894-5983Indianapolis Noblesville, IN Tel: 317-773-8323Faks: 317-773-5453Tel: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523Faks: 949-462-9608Tel: 951-273-7800Raleigh, NCTel: 919-844-7510New York, NYTel: 631-435-6000San Jose, CATel: 408-735-9110 Tel: 408-436-4270Kanada – TorontoTel: 905-695-1980 Fax: 905-695-2078 | Australija – SydneyTel: 61-2-9868-6733Kina – PekingTel: 86-10-8569-7000Kina – ChengduTel: 86-28-8665-5511Kina – ChongqingTel: 86-23-8980-9588Kina – DongguanTel: 86-769-8702-9880Kina – GuangzhouTel: 86-20-8755-8029Kina – HangzhouTel: 86-571-8792-8115Kina – Hong Kong SARTel: 852-2943-5100Kina – NanjingTel: 86-25-8473-2460Kina – QingdaoTel: 86-532-8502-7355Kina – ŠangajTel: 86-21-3326-8000Kina – ShenyangTel: 86-24-2334-2829Kina – ShenzhenTel: 86-755-8864-2200Kina – SuzhouTel: 86-186-6233-1526Kina – WuhanTel: 86-27-5980-5300Kina – XianTel: 86-29-8833-7252Kina – XiamenTel: 86-592-2388138Kina – ZhuhaiTel: 86-756-3210040 | Indija – BangaloreTel: 91-80-3090-4444Indija – New DelhiTel: 91-11-4160-8631Indija - PunaTel: 91-20-4121-0141Japan – OsakaTel: 81-6-6152-7160Japan – TokioTel: 81-3-6880-3770Koreja – DaeguTel: 82-53-744-4301Koreja – SeulTel: 82-2-554-7200Malezija – Kuala LumpurTel: 60-3-7651-7906Malezija – PenangTel: 60-4-227-8870Filipini – ManilaTel: 63-2-634-9065SingapurTel: 65-6334-8870Tajvan – Hsin ChuTel: 886-3-577-8366Tajvan – KaohsiungTel: 886-7-213-7830Tajvan – TaipeiTel: 886-2-2508-8600Tajland – BangkokTel: 66-2-694-1351Vijetnam – Ho Chi MinhTel: 84-28-5448-2100 | Austrija – WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Danska – KopenhagenTel: 45-4485-5910Fax: 45-4485-2829Finska – EspooTel: 358-9-4520-820Francuska – ParizTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Njemačka – GarchingTel: 49-8931-9700Njemačka – HaanTel: 49-2129-3766400Njemačka – HeilbronnTel: 49-7131-72400Njemačka – KarlsruheTel: 49-721-625370Njemačka – MünchenTel: 49-89-627-144-0Fax: 49-89-627-144-44Njemačka – RosenheimTel: 49-8031-354-560Izrael – Ra'ananaTel: 972-9-744-7705Italija – MilanoTel: 39-0331-742611Fax: 39-0331-466781Italija – PadovaTel: 39-049-7625286Nizozemska – DrunenTel: 31-416-690399Fax: 31-416-690340Norveška – TrondheimTel: 47-72884388Poljska – VaršavaTel: 48-22-3325737Rumunjska – BukureštTel: 40-21-407-87-50Španjolska – MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Švedska – GothenbergTel: 46-31-704-60-40Švedska – StockholmTel: 46-8-5090-4654Velika Britanija – WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820 |
Dokumenti / Resursi
 |
Microchip tehnologija CoreJTAGProcesori za otklanjanje pogrešaka [pdf] Korisnički priručnik CoreJTAGProcesori za otklanjanje pogrešaka, CoreJTAGDebug, procesori |
