Технология микрочипа Core JTAG Руководство пользователя процессоров отладки

Введение

Ядро JTAG Debug v4.0 облегчает подключение группы совместных тестовых действий (Joint Test Action Group, JTAG) совместимые программные процессоры ядра с JTAG Контакты TAP или General Purpose Input/Output (GPIO) для отладки. Это IP-ядро облегчает отладку максимум 16 программных процессоров в одном устройстве, а также обеспечивает поддержку отладки процессоров на четырех отдельных устройствах через GPIO.

Функции

CoreJTAGОтладка имеет следующие ключевые особенности:

• Обеспечивает доступ ткани к JTAG интерфейс через JTAG TAP.
• Обеспечивает доступ ткани к JTAG интерфейс через контакты GPIO.
• Настраивает поддержку ИК-кода для JTAG туннелирование.
• Поддерживает подключение нескольких устройств через JTAG TAP.
• Поддерживает многопроцессорную отладку.
• Переносит отдельные сигналы синхронизации и сброса на ресурсы маршрутизации с низким перекосом.
• Поддерживает сброс целевых значений как активного низкого, так и активного высокого уровня.
• Поддерживает JTAG Интерфейс монитора безопасности (UJTAG_SEC) для устройств PolarFire.

Базовая версия
Этот документ применим к CoreJTAGОтладка v4.0

Поддерживаемые семьи

• ПоларФайр®
• РТГ4™
• ИГЛУ® 2
• СмартФьюжн® 2
• СмартФьюжн
• ProASIC3/3E/3L
• ИГЛУ
• IGLOOe/+

Использование устройства и производительность

Данные об использовании и производительности приведены в следующей таблице для поддерживаемых семейств устройств. Данные, приведенные в этой таблице, являются только ориентировочными. Общее использование устройства и производительность ядра зависят от системы.
Таблица 1. Использование и производительность устройства

Семья	Плитки Последовательные	комбинаторный	Общий	Использование Устройство	Общий %	Производительность (МГц)
Поларфайр	17	116	299554	MPF300TS	0.04	111.111
РТГ4	19	121	151824	РТ4G150	0.09	50
СмартФьюжн2	17	120	56340	М2С050	0.24	69.47
ИГЛУ2	17	120	56340	М2ГЛ050	0.24	68.76
СмартФьюжн	17	151	4608	А2Ф200М3Ф	3.65	63.53
ИГЛУ	17	172	3072	АФЛ125В5	6.15	69.34
ПроASIC3	17	157	13824	A3P600	1.26	50

Примечание: Данные в этой таблице были получены с использованием Verilog RTL с типичными настройками синтеза и компоновки на деталях -1. Параметры верхнего уровня или дженерики были оставлены с настройками по умолчанию.

Функциональное описание

CoreJTAGОтладка использует UJTAG жесткий макрос для предоставления доступа к JTAG Интерфейс от FPGA-фабрики. UJTAG жесткий макрос облегчает подключение к выходу MSS или ASIC TAP контроллера из фабрики. Только один экземпляр UJTAG в ткани допускается макро.
Рисунок 1-1. CoreJTAGБлок-схема отладки

CoreJTAGОтладка содержит экземпляр uj_jtag контроллер туннеля, который реализует JTAG контроллер туннеля для облегчения JTAG туннелирование между программатором FlashPro и целевым процессором softcore. Процессор softcore подключается через выделенный FPGA JTAG интерфейсные штыри. ИК-сканы от JTAG интерфейс недоступен в структуре FPGA. Следовательно, туннельный протокол необходим для упрощения сканирования IR и DR до отладочной цели, которая поддерживает промышленный стандарт JTAG Интерфейс. Контроллер туннеля декодирует пакет туннеля, переданный как сканирование DR, и генерирует результирующее сканирование IR или DR на основе содержимого пакета туннеля и содержимого регистра IR, предоставленного через UIREG. Контроллер туннеля также декодирует пакет туннеля, когда содержимое регистра IR совпадает с его кодом IR.

Рисунок 1-2. Протокол туннельного пакета

Параметр конфигурации обеспечивает конфигурацию кода IR, используемого контроллером туннеля. Для облегчения отладки нескольких процессоров softcore внутри одного проекта, количество инстанцированных контроллеров туннеля настраивается от 1 до 16, предоставляя JTAG совместимый интерфейс для каждого целевого процессора. Каждый из этих целевых процессоров адресуется через уникальный IR-код, установленный во время инстанцирования.

Буфер CLKINT или BFR создается на линии TGT_TCK каждого интерфейса отладки целевого процессора.

Линия URSTB от UJTAG макрос (TRSTB) повышен до глобального ресурса в CoreJTAGОтладка. Дополнительный инвертор размещается на линии TGT_TRST в CoreJTAGОтладка для подключения к отладочной цели, которая затем должна быть подключена к источнику сброса с активным высоким уровнем. Он настраивается, когда предполагается, что входящий сигнал TRSTB от JTAG TAP активен на низком уровне. Если эта конфигурация требует одну или несколько целей отладки, будет использован дополнительный глобальный ресурс маршрутизации.

Линия URSTB от UJTAG макрос (TRSTB) повышен до глобального ресурса в CoreJTAGОтладка. Дополнительный инвертор размещается на линии TGT_TRST в CoreJTAGОтладка для подключения к отладочной цели, которая затем должна быть подключена к источнику сброса с активным высоким уровнем. Он настраивается, когда предполагается, что входящий сигнал TRSTB от JTAG TAP активен на низком уровне. TGT_TRSTN — это активный низкий выход по умолчанию для цели отладки. Если эта конфигурация требует одну или несколько целей отладки, будет использован дополнительный глобальный ресурс маршрутизации.

Рисунок 1-3. CoreJTAGОтладка последовательных данных и тактирования

Цепочка устройств

Обратитесь к руководствам пользователя по программированию FPGA для конкретной платы разработки или семейства. Каждая плата разработки может работать на разных уровнях громкости.tages, и вы можете выбрать, чтобы проверить, возможно ли это с их платформами разработки. Кроме того, если вы используете несколько плат разработки, убедитесь, что они имеют общую основу.

Через заголовок FlashPro
Для поддержки объединения нескольких устройств в фабрику с использованием заголовка FlashPro, несколько экземпляров uj_jtag требуются. Эта версия ядра обеспечивает доступ к максимум 16 ядрам без необходимости ручного создания экземпляра uj_jtag. Каждое ядро ​​имеет уникальный IR-код (от 0x55 до 0x64), который обеспечивает доступ к конкретному ядру, соответствующему идентификационному коду.

Рисунок 1-4. Несколько процессоров в одном устройстве Одно устройство

Для использования CoreJTAGОтладка на нескольких устройствах, одно из устройств должно стать главным. Это устройство содержит CoreJTAGОтладочное ядро. Затем каждый процессор подключается следующим образом:
Рисунок 1-5. Несколько процессоров на двух устройствах

Для отладки ядра на другой плате JTAG сигналы от CoreJTAGОтладка продвигается на выводы верхнего уровня в SmartDesign. Затем они подключаются к JTAG сигналы непосредственно на процессоре.
Примечание: А CoreJTAGОтладка во втором дизайне платы необязательна. Обратите внимание, что UJ_JTAG Макрос и заголовок FlashPro во второй конструкции платы не используются.

Чтобы выбрать процессор для отладки в SoftConsole, щелкните конфигурации отладки, а затем щелкните вкладку Отладчик.

Команда, показанная на следующем рисунке, выполняется.

Рисунок 1-6. Конфигурация отладчика UJ_JTAG_IRCODE

UJ_JTAG_IRCODE можно изменить в зависимости от того, какой процессор вы отлаживаете. Напримерample: для отладки процессора в устройстве 0, UJ_JTAG_IRCODE можно установить на 0x55 или 0x56.

Через GPIO
Для отладки через GPIO параметр UJTAG Выбрано _BYPASS. Одно и четыре ядра могут быть отлажены через заголовки или контакты GPIO. Для запуска сеанса отладки с использованием GPIO из SoftConsole v5.3 или выше необходимо настроить конфигурацию отладки следующим образом:
Рисунок 1-7. Конфигурация отладчика GPIO

Примечание: Если вы отлаживаете через GPIO, вы не можете одновременно отлаживать процессор через FlashPro Header или Embedded FlashPro5 на платах разработки. Напримерample: Заголовок FlashPro или встроенный FlashPro5 доступны для упрощения отладки с помощью Identify или SmartDebug.
Рисунок 1-8. Отладка через контакты GPIO

Цепочка устройств через контакты GPIO
Для поддержки объединения нескольких устройств через GPIO, UJTAGНеобходимо выбрать параметр _BYPASS. Затем сигналы TCK, TMS и TRSTb можно продвигать на порты верхнего уровня. Все целевые процессоры имеют TCK, TMS и TRSTb. Они не показаны ниже.
Рисунок 1-9. Цепочка устройств через контакты GPIO

В базовом JTAG цепочке, TDO процессора подключается к TDI другого процессора, и это продолжается до тех пор, пока все процессоры не будут подключены таким образом. TDI первого процессора и TDO последнего процессора подключаются к JTAG Программатор, объединяющий все процессоры в цепочку. JTAG сигналы от процессоров направляются в CoreJTAGОтладка, где они могут быть объединены в цепочку. Если объединение в цепочку между несколькими устройствами завершено, устройство с CoreJTAGОтладка становится главным устройством.

В сценарии отладки GPIO, где IR-код не выделен для каждого процессора, используется модифицированный скрипт OpenOCD для выбора, какое устройство отлаживается. Скрипт OpenOCD модифицируется для выбора, какое устройство отлаживается. Для конструкции Mi-V file находится в месте установки SoftConsole, в openocd/scripts/board/microsemi-riscv.cfg. Для других процессоров, fileнаходятся в том же месте openocd.
Примечание:  Параметры конфигурации отладки также необходимо обновить, если file переименован

Рисунок 1-10. Конфигурация отладки

Откройте username-riscv-gpio-chain.cfg, ниже приведен примерample из того, что обязательно нужно увидеть:

Рисунок 1-11. Конфигурация MIV File

Следующие настройки работают для отладки одного устройства через GPIO. Для отладки цепочки необходимо добавить дополнительные команды, чтобы устройства, которые не отлаживаются, были переведены в режим обхода.

Для двух процессоров в цепочке выполняются следующие условия:ampкоманда le выполняется:

Это позволяет отлаживать Target softcore Processor 1, переводя Target softcore Processor 0 в режим обхода. Для отладки Target softcore Processor 0 используется следующая команда:

Примечание:  Единственное различие между этими двумя конфигурациями заключается в том, что источник, вызывающий конфигурацию Microsemi RISCV, file (microsemi-riscv.cfg) либо идет первым при отладке целевого программного процессора 0, либо вторым при отладке целевого программного процессора 1. Для более чем двух устройств в цепочке дополнительные jtag добавлен newtaps. НапримерampНапример, если в цепочке три процессора, то используется следующая команда:

Рисунок 1-12. БывшийampСистема отладки

Интерфейс

В следующих разделах обсуждается информация, связанная с интерфейсом.

Параметры конфигурации

Параметры конфигурации для CoreJTAGОтладка описана в следующей таблице. Если требуется конфигурация, отличная от конфигурации по умолчанию, используйте диалоговое окно «Конфигурация» в SmartDesign, чтобы выбрать соответствующие значения для настраиваемых параметров.
Таблица 2-1. CoreJTAGПараметры конфигурации отладки

Имя	Допустимый диапазон	По умолчанию	Описание
NUM_DEBUG_TGTS	1-16	1	Количество доступных целей отладки через FlashPro (UJTAG_DEBUG = 0) от 1 до 16. Количество доступных целей отладки через GPIO (UJTAG_DEBUG = 1) — это 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG Код IR, один на цель отладки. Указанное значение должно быть уникальным для этой цели отладки. Контроллер туннеля, связанный с этим интерфейсом цели отладки, управляет только TDO и целевым интерфейсом отладки, когда содержимое регистра IR совпадает с этим кодом IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: Выход TGT_TRSTN_x подключен к глобальной форме выхода URSTB с активным низким уровнем UJTAG макрос.1: выход TGT_TRST внутренне подключен к глобальной инвертированной форме выхода URSTB с активным низким уровнем UJTAG макрос. Дополнительный глобальный ресурс маршрутизации потребляется, если этот параметр установлен в 1 для любой цели отладки.
UJTAG_ОБХОД	0-1	0	0: Отладка GPIO отключена, отладка доступна через заголовок FlashPro или встроенный FlashPro5.1: Отладка GPIO включена, отладка доступна через выбранные пользователем контакты GPIO на плате.Примечание:  Когда отладка выполняется через GPIO, в параметрах отладки SoftConsole выполняется следующая команда отладки: «—command «set FPGA_TAP N»».
UJTAG_SEC_EN	0-1	0	0: УЖTAG макрос выбирается, если UJTAG_ОБХОД = 0. 1: UJTAGМакрос _SEC выбирается, если UJTAG_ОБХОД= 0.Примечание:  Этот параметр применим только к PolarFire. То есть FAMILY = 26.

Описание сигналов
В следующей таблице приведены описания сигналов для CoreJ.TAGОтлаживать.
Таблица 2-2. CoreJTAGОтладка сигналов ввода-вывода

Имя	Допустимый диапазон	По умолчанию	Описание
NUM_DEBUG_TGTS	1-16	1	Количество доступных целей отладки через FlashPro (UJTAG_DEBUG = 0) от 1 до 16. Количество доступных целей отладки через GPIO (UJTAG_DEBUG = 1) — это 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG Код IR, один на цель отладки. Указанное значение должно быть уникальным для этой цели отладки. Контроллер туннеля, связанный с этим интерфейсом цели отладки, управляет только TDO и целевым интерфейсом отладки, когда содержимое регистра IR совпадает с этим кодом IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: Выход TGT_TRSTN_x подключен к глобальной форме выхода URSTB с активным низким уровнем UJTAG макрос.1: выход TGT_TRST внутренне подключен к глобальной инвертированной форме выхода URSTB с активным низким уровнем UJTAG макрос. Дополнительный глобальный ресурс маршрутизации потребляется, если этот параметр установлен в 1 для любой цели отладки.
UJTAG_ОБХОД	0-1	0	0: Отладка GPIO отключена, отладка доступна через заголовок FlashPro или встроенный FlashPro5.1: Отладка GPIO включена, отладка доступна через выбранные пользователем контакты GPIO на плате.Примечание:  Когда отладка выполняется через GPIO, в параметрах отладки SoftConsole выполняется следующая команда отладки: «—command «set FPGA_TAP N»».
UJTAG_SEC_EN	0-1	0	0: УЖTAG макрос выбирается, если UJTAG_ОБХОД = 0. 1: UJTAGМакрос _SEC выбирается, если UJTAG_ОБХОД= 0.Примечание:  Этот параметр применим только к PolarFire. То есть FAMILY = 26.

Примечания:

• Все сигналы в JTAG Перечисленные выше порты TAP необходимо повысить до портов верхнего уровня в SmartDesign.
• Порты SEC доступны только при наличии UJTAG_SEC_EN включается через CoreJTAGГрафический интерфейс конфигурации отладки.
• Будьте особенно осторожны при подключении входа EN_SEC. Если EN_SEC повышен до порта верхнего уровня (входной контакт устройства), необходимо получить доступ к Configure I/O States During JTAG Раздел «Программирование» проекта программы в потоке Libero и убедитесь, что состояние ввода-вывода (только вывод) для порта EN_SEC установлено на 0.

Карта регистрации и описания

Для CoreJ нет регистровTAGОтлаживать.

Поток инструментов

В следующих разделах обсуждается информация, связанная с потоком инструментов.

Лицензия

Для использования этого IP-ядра с Libero SoC лицензия не требуется.

РТЛ
Полный код RTL предоставляется для ядра и тестовых стендов, что позволяет создавать экземпляры ядра с помощью SmartDesign. Моделирование, синтез и компоновка могут выполняться в Libero SoC.

СмартДизайн
Бывшийample инстанцирован view из CoreJTAGОтладка показана на следующем рисунке. Для получения дополнительной информации об использовании SmartDesign для создания экземпляров и генерации ядер обратитесь к Руководству пользователя Using DirectCore in Libero® SoC.
Рисунок 4-1. SmartDesign CoreJTAGОтладочный экземпляр View используя JTAG Заголовок

Рисунок 4-2. SmartDesign CoreJTAGОтладка экземпляра с использованием контактов GPIO

Настройка CoreJTAGОтладка в SmartDesign

Ядро настраивается с помощью графического интерфейса конфигурации в SmartDesign.ampФайл графического интерфейса показан на следующем рисунке.
Рисунок 4-3. Настройка CoreJTAGОтладка в SmartDesign

Для PolarFire, UJTAG_SEC выбирает UJTAGМакрос _SEC вместо UJTAG макрос когда UJTAG_BYPASS отключен. Для всех остальных семейств игнорируется.
Количество целей отладки можно настроить до 16 целей отладки с помощью UJTAG_BYPASS отключен и до 4 целей отладки с UJTAG_ОБХОД включен.
UJTAG_BYPASS выбирает отладку через UJTAG и заголовок FlashPro, а также отладка через контакты GPIO.
ИК-код цели — JTAG IR Code, присвоенный отладочной цели. Это должно быть уникальное значение в диапазоне, указанном в Таблица 2-1.

Потоки моделирования

Пользовательский тестовый стенд поставляется с CoreJTAGОтладка. Для запуска симуляций:

1. Выберите поток пользовательского тестового стенда в SmartDesign.
2. Нажмите Save and Generate на панели Generate. Выберите тестовый стенд пользователя из графического интерфейса Core Configuration.

Когда SmartDesign генерирует проект Libero, он устанавливает пользовательский тестовый стенд files. Для запуска пользовательского тестового стенда:

1. Установите корень дизайна на CoreJTAGОтладка создания экземпляра на панели иерархии проектирования Libero.
2. Нажмите Verify Pre-Synthesized Design > Simulate в окне Libero Design Flow. Это запустит ModelSim и автоматически запустит симуляцию.

Синтез в Либеро

Для запуска синтеза:

1. Нажмите значок Synthesize в окне Libero SoC Design Flow, чтобы синтезировать ядро. Или щелкните правой кнопкой мыши параметр Synthesize в окне Design Flow и выберите Open Interactively. Окно Synthesis отображает проект Synplify®.
2. Нажмите значок «Выполнить».
   Примечание: Для RTG4 существует смягченное предупреждение о переходном событии (SET), которое можно игнорировать, поскольку этот IP используется только в целях разработки и не будет использоваться в радиационной среде.

Место и маршрут в Либеро

После завершения синтеза щелкните значок «Разместить и проложить маршрут» в Libero SoC, чтобы начать процесс размещения.

Программирование устройства

Если используется функция UJAG_SEC и EN_SEC повышен до порта верхнего уровня (входной контакт устройства), необходимо получить доступ к настройке состояний ввода-вывода во время JTAG Раздел «Программирование» проекта программы в потоке Libero и убедитесь, что состояние ввода-вывода (только вывод) для порта EN_SEC установлено на 0.

Эта конфигурация необходима для сохранения доступа к JTAG порт для перепрограммирования устройства, поскольку определенное значение регистра граничного сканирования (BSR) переопределяет любой внешний логический уровень на EN_SEC во время перепрограммирования.

Системная интеграция

В следующих разделах обсуждается информация, связанная с системной интеграцией.

Проектирование системного уровня для IGLOO2/RTG4

На следующем рисунке показаны требования к конструкции для выполнения JTAG отладка программного процессора, расположенного в фабрике от SoftConsole до JTAG интерфейс для устройств IGLOO2 и RTG4.
Рисунок 5-1. RTG4/IGLOO2 JTAG Отладка дизайна

Проектирование системного уровня для SmartFusion2

На следующем рисунке показаны требования к конструкции для выполнения JTAG отладка программного процессора, расположенного в фабрике от SoftConsole до JTAG интерфейс для устройств SmartFusion2.
Рисунок 5-2. SmartFusion2 JTAG Отладка дизайна

UJTAG_SEC

Для семейства устройств PolarFire этот выпуск позволяет пользователю выбирать между UJTAG и УДжейTAG_SEC, UJTAGПараметр _SEC_EN в графическом интерфейсе будет использоваться для выбора желаемого варианта.

На следующем рисунке показана простая схема, представляющая физические интерфейсы UJ.TAG/УЖTAG_SEC в PolarFire.

Рисунок 5-3. PolarFire UJTAG_SEC Макрос

Ограничения дизайна

Проекты с CoreJTAGОтладка требует, чтобы приложение соответствовало ограничениям в потоке проектирования, чтобы разрешить использование временного анализа в области часов TCK.

Чтобы добавить ограничения:

1. Если используется поток Enhanced Constraint в Libero v11.7 или выше, дважды щелкните Constraints > Manage Constraints в окне DesignFlow и щелкните вкладку Timing.
2. На вкладке «Время» окна «Диспетчер ограничений» нажмите «Создать», чтобы создать новый SDC. file, и назовите file. Ограничения проекта включают ограничения источника синхронизации, которые можно ввести в этот пустой SDC. file.
3. Если используются потоки Classic Constraint в Libero v11.7 или выше, щелкните правой кнопкой мыши Create Constraints > Timing Constraint в окне Design Flow, а затем щелкните Create New Constraint. Это создаст новый SDC file. Ограничения проекта включают ограничения источника синхронизации, которые вводятся в этот пустой SDC file.
4. Рассчитайте период TCK и полупериод. TCK устанавливается на 6 МГц, когда отладка выполняется с помощью FlashPro, и устанавливается на максимальную частоту 30 МГц, когда отладка поддерживается FlashPro5. После завершения этого шага введите следующие ограничения в SDC file:
   create_clock -name {TCK} \
   • период TCK_PERIOD \
   • форма волны { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Напримерample, следующие ограничения применяются для конструкции, использующей частоту TCK 6 МГц.
     create_clock -name {TCK} \
   • период 166.67 \
   • форма сигнала { 0 83.33 } \ [ get_ports { TCK } ]
5. Свяжите все ограничения fileс синтезом, местом и маршрутом, и проверкой времениtages в Менеджер ограничений > Вкладка «Время». Это завершается установкой соответствующих флажков для SDC files, в которых ограничения были введены в

История изменений

Имя порта	Ширина	Направление	Описание
JTAG TAP-порты
ТДИ	1	Вход	Ввод тестовых данных. Последовательный ввод данных от TAP.
ТСК	1	Вход	Тестовый тактовый генератор. Источник тактового генератора для всех последовательных элементов в CoreJ.TAGОтлаживать.
ТМС	1	Вход	Выбор тестового режима.
TDO	1	Выход	Тестовые данные выводятся. Последовательный вывод данных на TAP.
ТРСТБ	1	Вход	Тестовый сброс. Активный низкий вход сброса от TAP.
JTAG Целевые X-порты
ТГТ_ТДО_х	1	Вход	Тестовые данные из отладочной цели x в TAP. Подключитесь к целевому порту TDO.
TGT_TCK_x	1	Выход	Тестовый выход Clock для отладки цели x. TCK повышается до глобальной сети с низким перекосом внутри CoreJTAGОтлаживать.
TGT_TRST_x	1	Выход	Сброс теста Active-High. Используется только при TGT_ACTIVE_HIGH_RESET_x = 1
TGT_TRSTN_x	1	Выход	Сброс теста Active-Low. Используется только при TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Выход	Тестовый режим Выберите вывод для отладки цели x.
ТГТ_ТДИ_х	1	Выход	Ввод тестовых данных. Последовательный ввод данных от отладочной цели x.
UJTAG_ОБХОД_TCK_x	1	Вход	Тестовый вход синхронизации для отладки цели x с контакта GPIO.
UJTAG_ОБХОД_TMS_x	1	Вход	Тестовый режим Выберите для отладки цели x с контакта GPIO.
UJTAG_ОБХОД_TDI_x	1	Вход	Ввод тестовых данных, последовательные данные для отладки цели x с контакта GPIO.
UJTAG_ОБХОД_TRSTB_x	1	Вход	Тестовый сброс. Сброс входа для отладки цели x с контакта GPIO.
UJTAG_ОБХОД_TDO_x	1	Выход	Вывод тестовых данных, последовательные данные от отладочной цели x с контакта GPIO.
Порты SEC
EN_SEC	1	Вход	Включает безопасность. Позволяет пользовательскому дизайну переопределять внешний вход TDI и TRSTB в TAP.Осторожность: Будьте особенно осторожны при подключении этого порта. Подробнее см. примечание ниже и Программирование устройства.
TDI_SEC	1	Вход	Переопределение безопасности TDI. Переопределяет внешний вход TDI на TAP, когда EN_SEC имеет высокий уровень.
TRSTB_SEC	1	Вход	Переопределение безопасности TRSTB. Переопределяет внешний вход TRSTB на TAP, когда SEC_EN имеет высокий уровень.
УТРСТБ	1	Выход	Тестовый сброс монитора
UTMS	1	Выход	Тестовый режим Выбор монитора

Микрочип Webсайт

Microchip предоставляет онлайн-поддержку через наш webсайт на www.microchip.com/. Этот webсайт используется для создания files и информация легко доступна для клиентов. Некоторые из доступных материалов включают:

• Поддержка продукта – Листы данных и опечатки, примечания по применению иampпрограммы le, ресурсы по проектированию, руководства пользователя и документы по поддержке оборудования, последние версии программного обеспечения и архивное программное обеспечение
• Общая техническая поддержка – Часто задаваемые вопросы (FAQ), запросы на техническую поддержку, онлайн-дискуссионные группы, список участников партнерской программы разработки Microchip.
• Бизнес микрочипов – Руководства по выбору продукции и заказу, последние пресс-релизы Microchip, список семинаров и мероприятий, списки офисов продаж Microchip, дистрибьюторов и заводских представителей.

Служба уведомления об изменении продукта

Служба уведомлений об изменениях продуктов Microchip помогает держать клиентов в курсе продуктов Microchip. Подписчики будут получать уведомления по электронной почте о любых изменениях, обновлениях, исправлениях или ошибках, связанных с определенным семейством продуктов или интересующим его инструментом разработки.

Для регистрации перейдите по ссылке www.microchip.com/pcn и следуйте инструкциям по регистрации. Поддержка клиентов  Пользователи продукции Microchip могут получить помощь по нескольким каналам:

• Дистрибьютор или представитель
• Местный офис продаж
• Embedded Solutions Engineer (ESE)Техническая поддержка Клиенты должны обратиться к своему дистрибьютору, представителю или ESE для поддержки. Местные офисы продаж также доступны для помощи клиентам. Список офисов продаж и местоположений включен в этот документ.

Техническая поддержка доступна через webсайт по адресу: www.microchip.com/support

Функция защиты кода устройств Microchip

Обратите внимание на следующие детали функции защиты кода на устройствах Microchip:

• Продукция Microchip соответствует спецификациям, содержащимся в соответствующем паспорте Microchip.
• Компания Microchip считает, что ее семейство продуктов является безопасным при использовании по назначению и в нормальных условиях.
• Существуют нечестные и, возможно, незаконные методы, используемые для взлома функций защиты кода устройств Microchip. Мы считаем, что эти методы требуют использования продуктов Microchip способом, выходящим за рамки рабочих спецификаций, содержащихся в спецификациях Microchip. Попытки нарушить эти функции защиты кода, скорее всего, не могут быть осуществлены без нарушения прав интеллектуальной собственности Microchip.
• Microchip готова работать с любым заказчиком, обеспокоенным целостностью своего кода.
• Ни Microchip, ни любой другой производитель полупроводников не может гарантировать безопасность своего кода. Защита кода не означает, что мы гарантируем «неуязвимость» продукта. Защита кода постоянно развивается. Мы в Microchip стремимся постоянно улучшать функции защиты кода наших продуктов. Попытки взломать функцию защиты кода Microchip могут быть нарушением Закона об авторском праве в цифровую эпоху. Если такие действия допускают несанкционированный доступ к вашему программному обеспечению или другой работе, защищенной авторским правом, у вас может быть право подать иск в суд в соответствии с этим законом.

Правовое уведомление

Информация, содержащаяся в этой публикации, предоставляется исключительно для целей проектирования с использованием продукции Microchip. Информация о приложениях устройств и т. п. предоставляется только для вашего удобства и может быть заменена обновлениями. Вы несете ответственность за то, чтобы ваше приложение соответствовало вашим спецификациям.
ЭТА ИНФОРМАЦИЯ ПРЕДОСТАВЛЯЕТСЯ КОМПАНИЕЙ MICROCHIP «КАК ЕСТЬ». MICROCHIP НЕ ДЕЛАЕТ НИКАКИХ ЗАЯВЛЕНИЙ
ИЛИ ГАРАНТИИ ЛЮБОГО РОДА, ЯВНЫЕ ИЛИ ПОДРАЗУМЕВАЕМЫЕ, ПИСЬМЕННЫЕ ИЛИ УСТНЫЕ, УСТАНОВЛЕННЫЕ ЗАКОНОМ
ИЛИ ИНЫМ ОБРАЗОМ, СВЯЗАННЫМ С ИНФОРМАЦИЕЙ, ВКЛЮЧАЯ, НО НЕ ОГРАНИЧИВАЯСЬ, ЛЮБЫЕ ПОДРАЗУМЕВАЕМЫЕ
ГАРАНТИИ НЕНАРУШЕНИЯ ПРАВ, ТОВАРНОЙ ПРИГОДНОСТИ И ПРИГОДНОСТИ ДЛЯ КОНКРЕТНОЙ ЦЕЛИ ИЛИ ГАРАНТИИ, СВЯЗАННЫЕ С ЕГО СОСТОЯНИЕМ, КАЧЕСТВОМ ИЛИ ПРОИЗВОДИТЕЛЬНОСТЬЮ. НИ ПРИ КАКИХ ОБСТОЯТЕЛЬСТВАХ MICROCHIP НЕ БУДЕТ НЕСТИ ОТВЕТСТВЕННОСТЬ ЗА ЛЮБЫЕ КОСВЕННЫЕ, СПЕЦИАЛЬНЫЕ, ШТРАФНЫЕ, СЛУЧАЙНЫЕ ИЛИ КОСВЕННЫЕ ПОТЕРИ, УЩЕРБ, РАСХОДЫ ИЛИ РАСХОДЫ ЛЮБОГО РОДА, СВЯЗАННЫЕ С ИНФОРМАЦИЕЙ ИЛИ ЕЕ ИСПОЛЬЗОВАНИЕМ, КАКИМ БЫ ОБРАЗОМ ОНИ НЕ ВЫЗВАНЫ, ДАЖЕ ЕСЛИ MICROCHIP БЫЛА УВЕДОМЛЕНА О ВОЗМОЖНОСТИ ИЛИ УБЫТКИ МОЖНО БЫЛО ПРЕДВИДЕТЬ. В МАКСИМАЛЬНОМ ОБЪЕМЕ, РАЗРЕШЕННОМ ЗАКОНОМ, ОБЩАЯ ОТВЕТСТВЕННОСТЬ MICROCHIP ПО ВСЕМ ПРЕТЕНЗИЯМ, КАКИМ-ЛИБО ОБРАЗОМ СВЯЗАННЫМ С ИНФОРМАЦИЕЙ ИЛИ ЕЕ ИСПОЛЬЗОВАНИЕМ, НЕ БУДЕТ ПРЕВЫШАТЬ СУММУ ПЛАТЕЖЕЙ, ЕСЛИ ТАКОВЫЕ ИМЕЮТСЯ, КОТОРЫЕ ВЫ УПЛАТИЛИ MICROCHIP НАПРЯМУЮ ЗА ИНФОРМАЦИЮ. Использование устройств Microchip в системах жизнеобеспечения и/или безопасности полностью на риск покупателя, и покупатель соглашается защищать, возмещать убытки и ограждать Microchip от любых убытков, претензий, исков или расходов, возникших в результате такого использования. Никакие лицензии не передаются, подразумеваемые или иным образом, в соответствии с любыми правами интеллектуальной собственности Microchip, если не указано иное.

АМЕРИКА	АЗИАТСКО-ТИХООКЕАНСКИЙ РЕГИОН	АЗИАТСКО-ТИХООКЕАНСКИЙ РЕГИОН	ЕВРОПА
Корпоративный офис2355 бульвар Вест Чендлер. Chandler, AZ 85224-6199Тел.: 480-792-7200Факс: 480-792-7277Техническая поддержка: www.microchip.com/support Web Адрес: www.microchip.com АтлантаДулут, GATел.: 678-957-9614Факс: 678-957-1455Остин, ТехасТел: 512-257-3370Бостон Вестборо, Массачусетс Тел.: 774-760-0087 Факс: 774-760-0088ЧикагоИтаска, ИллинойсТел.: 630-285-0071Факс: 630-285-0075ДалласЭддисон, ТехасТел.: 972-818-7423Факс: 972-818-2924ДетройтНови, MITel: 248-848-4000Хьюстон, ТехасТел: 281-894-5983Индианаполис Ноблсвилл, Индиана Тел.: 317-773-8323 Факс: 317-773-5453 Тел.: 317-536-2380Лос-Анджелес Миссия Вьехо, Калифорния Тел.: 949-462-9523 Факс: 949-462-9608 Тел.: 951-273-7800Роли, Северная КаролинаТел: 919-844-7510Нью-Йорк, Нью-ЙоркТел: 631-435-6000Сан-Хосе, КалифорнияТел: 408-735-9110Тел: 408-436-4270Канада – ТоронтоТел.: 905-695-1980 Факс: 905-695-2078	Австралия – СиднейТел: 61-2-9868-6733Китай – ПекинТел: 86-10-8569-7000Китай – ЧэндуТел: 86-28-8665-5511Китай – ЧунцинТел: 86-23-8980-9588Китай – ДунгуаньТел: 86-769-8702-9880Китай – ГуанчжоуТел: 86-20-8755-8029Китай – ХанчжоуТел: 86-571-8792-8115Китай – САР ГонконгТел: 852-2943-5100Китай – НанкинТел: 86-25-8473-2460Китай – ЦиндаоТел: 86-532-8502-7355Китай – ШанхайТел: 86-21-3326-8000Китай – ШэньянТел: 86-24-2334-2829Китай – ШэньчжэньТел: 86-755-8864-2200Китай – СучжоуТел: 86-186-6233-1526Китай – УханьТел: 86-27-5980-5300Китай – СианьТел: 86-29-8833-7252Китай – СямэньТел: 86-592-2388138Китай – ЧжухайТел: 86-756-3210040	Индия – БангалорТел: 91-80-3090-4444Индия – Нью-ДелиТел: 91-11-4160-8631Индия - ПунаТел: 91-20-4121-0141Япония – ОсакаТел: 81-6-6152-7160Япония – ТокиоТел.: 81-3-6880-3770Корея – ТэгуТел: 82-53-744-4301Корея – СеулТел: 82-2-554-7200Малайзия – Куала-ЛумпурТел: 60-3-7651-7906Малайзия – ПенангТел: 60-4-227-8870Филиппины – МанилаТел: 63-2-634-9065СингапурТел: 65-6334-8870Тайвань – Синь ЧуТел: 886-3-577-8366Тайвань – ГаосюнТел: 886-7-213-7830Тайвань – ТайбэйТел: 886-2-2508-8600Таиланд – БангкокТел: 66-2-694-1351Вьетнам – ХошиминТел: 84-28-5448-2100	Австрия – ВельсTel: 43-7242-2244-39Fax: 43-7242-2244-393Дания – КопенгагенTel: 45-4485-5910Fax: 45-4485-2829Финляндия – ЭспооТел: 358-9-4520-820Франция – ПарижTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Германия – ГархингТел: 49-8931-9700Германия – ХанТел: 49-2129-3766400Германия – ХайльброннТел: 49-7131-72400Германия – КарлсруэТел: 49-721-625370Германия – МюнхенTel: 49-89-627-144-0Fax: 49-89-627-144-44Германия – РозенхаймТел: 49-8031-354-560Израиль – РаананаТел: 972-9-744-7705Италия – МиланTel: 39-0331-742611Fax: 39-0331-466781Италия – ПадуяТел: 39-049-7625286Нидерланды – ДруненTel: 31-416-690399Fax: 31-416-690340Норвегия – ТронхеймТел: 47-72884388Польша – ВаршаваТел: 48-22-3325737Румыния – БухарестTel: 40-21-407-87-50Испания - МадридTel: 34-91-708-08-90Fax: 34-91-708-08-91Швеция – ГетеборгTel: 46-31-704-60-40Швеция – СтокгольмТел: 46-8-5090-4654Великобритания – ВокингемTel: 44-118-921-5800Fax: 44-118-921-5820

Документы/Ресурсы

Технология Microchip CoreJTAGОтладочные процессоры [pdf] Руководство пользователя CoreJTAGОтладочные процессоры, CoreJTAGОтладка, Процессоры

Ссылки

• Руководство пользователя