마이크로칩 테크놀로지 CoreJTAG디버그 프로세서 사용 설명서

코어 JTAG Debug v4.0은 Joint Test Action Group(JTAG) J에 호환 가능한 소프트 코어 프로세서TAG 디버깅을 위한 TAP 또는 범용 입력/출력(GPIO) 핀. 이 IP 코어는 단일 장치 내에서 최대 16개의 소프트 코어 프로세서 디버깅을 용이하게 하고 GPIO를 통해 XNUMX개의 개별 장치에서 프로세서 디버깅을 지원합니다.

특징

코어제이TAG디버그에는 다음과 같은 주요 기능이 있습니다.

J에 대한 패브릭 액세스를 제공합니다.TAG J를 통한 인터페이스TAG TAP.

J에 대한 패브릭 액세스를 제공합니다.TAG GPIO 핀을 통한 인터페이스.
J에 대한 IR 코드 지원을 구성합니다.TAG 터널링.

J를 통한 여러 장치 연결 지원TAG TAP.
다중 프로세서 디버깅을 지원합니다.

별도의 클록 및 재설정 신호를 저스큐 라우팅 리소스로 승격합니다.
액티브 로우 및 액티브 하이 대상 재설정을 모두 지원합니다.

J를 지원합니다TAG 보안 모니터 인터페이스(UJTAG_SEC) PolarFire 장치용.

코어 버전
이 문서는 CoreJ에 적용됩니다.TAG디버그 v4.0

지원되는 가족

폴라파이어®

RTG4™
이글루® 2

스마트퓨전® 2
스마트퓨전

ProASIC3/3E/3L
이글루

이글루/+

장치 활용도 및 성능

사용률 및 성능 데이터는 지원되는 장치 제품군에 대한 다음 표에 나열되어 있습니다. 이 표에 나열된 데이터는 참고용일 뿐입니다. 코어의 전체 장치 활용도 및 성능은 시스템에 따라 다릅니다.
표 1. 장치 활용도 및 성능

가족	타일 순차	조합	총	이용 장치	총 %	성능(MHz)
폴라파이어	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
스마트퓨전2	17	120	56340	M2S050	0.24	69.47
이글루2	17	120	56340	M2GL050	0.24	68.76
스마트퓨전	17	151	4608	A2F200M3F	3.65	63.53
이글루	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

메모: 이 표의 데이터는 Verilog RTL을 사용하여 -1 부품에 대한 일반적인 합성 및 레이아웃 설정을 사용하여 얻은 것입니다. 최상위 매개변수 또는 제네릭은 기본 설정으로 유지되었습니다.

기능 설명

코어제이TAG디버그는 UJ를 사용합니다.TAG J에 대한 액세스를 제공하는 하드 매크로TAG FPGA 패브릭의 인터페이스. UJTAG 하드 매크로는 패브릭에서 MSS 또는 ASIC TAP 컨트롤러의 출력에 쉽게 연결할 수 있습니다. 단, UJ의 한 인스턴스TAG 패브릭에서 매크로가 허용됩니다.
그림 1-1. 코어제이TAG디버그 블록 다이어그램

코어제이TAG디버그에는 uj_j의 인스턴스화가 포함됩니다.tag J를 구현하는 터널 컨트롤러TAG J를 용이하게 하는 터널 컨트롤러TAG FlashPro 프로그래머와 타겟 소프트코어 프로세서 사이의 터널링. 소프트코어 프로세서는 전용 FPGA의 J를 통해 연결됩니다.TAG 인터페이스 핀. J에서 IR 스캔TAG 인터페이스는 FPGA 패브릭에서 액세스할 수 없습니다. 따라서 업계 표준 J를 지원하는 디버그 대상에 대한 IR 및 DR 스캔을 용이하게 하려면 터널 프로토콜이 필요합니다.TAG 상호 작용. 터널 컨트롤러는 DR 스캔으로 전달된 터널 패킷을 디코딩하고 터널 패킷의 내용과 UIREG를 통해 제공되는 IR 레지스터의 내용을 기반으로 결과 IR 또는 DR 스캔을 생성합니다. 터널 컨트롤러는 또한 IR 레지스터의 내용이 IR 코드와 일치할 때 터널 패킷을 디코딩합니다.

그림 1-2. 터널 패킷 프로토콜

구성 매개변수는 터널 컨트롤러가 사용하는 IR 코드의 구성을 제공합니다. 단일 설계 내에서 여러 소프트코어 프로세서의 디버깅을 용이하게 하기 위해 인스턴스화된 터널 컨트롤러의 수는 1-16에서 구성 가능하며 J를 제공합니다.TAG 각 대상 프로세서에 대한 호환 인터페이스. 이러한 대상 프로세서는 각각 인스턴스화 시간에 고유한 IR 코드 세트를 통해 주소 지정이 가능합니다.

CLKINT 또는 BFR 버퍼는 각 대상 프로세서 디버그 인터페이스의 TGT_TCK 라인에서 인스턴스화됩니다.

UJ의 URSTB 라인TAG 매크로(TRSTB)는 CoreJ 내의 전역 리소스로 승격됩니다.TAG디버그. 선택적 인버터는 CoreJ 내의 TGT_TRST 라인에 배치됩니다.TAG액티브 하이 리셋 소스에 연결될 것으로 예상되는 디버그 대상에 대한 연결을 위한 디버그. J에서 들어오는 TRSTB 신호가 있다고 가정할 때 구성됩니다.TAG TAP는 액티브 로우입니다. 이 구성에 하나 이상의 디버그 대상이 필요한 경우 추가 전역 라우팅 리소스가 사용됩니다.

UJ의 URSTB 라인TAG 매크로(TRSTB)는 CoreJ 내의 전역 리소스로 승격됩니다.TAG디버그. 선택적 인버터는 CoreJ 내의 TGT_TRST 라인에 배치됩니다.TAG액티브 하이 리셋 소스에 연결될 것으로 예상되는 디버그 대상에 대한 연결을 위한 디버그. J에서 들어오는 TRSTB 신호가 있다고 가정할 때 구성됩니다.TAG TAP는 액티브 로우입니다. TGT_TRSTN은 디버그 대상에 대한 기본 활성 저 출력입니다. 이 구성에 하나 이상의 디버그 대상이 필요한 경우 추가 전역 라우팅 리소스가 사용됩니다.

그림 1-3. 코어제이TAG직렬 데이터 및 클로킹 디버그

장치 연결

특정 개발 보드 또는 제품군에 대해서는 FPGA 프로그래밍 사용 설명서를 참조하십시오. 각 개발 보드는 다른 vol에서 작동할 수 있습니다.tages, 개발 플랫폼에서 가능한지 확인하도록 선택할 수 있습니다. 또한 여러 개발 기판을 사용하는 경우 공통 기반을 공유하는지 확인하십시오.

FlashPro 헤더를 통해
FlashPro 헤더를 사용하여 패브릭에서 여러 장치의 연결을 지원하려면 uj_j의 여러 인스턴스tag 필요합니다. 이 버전의 코어는 uj_j를 수동으로 인스턴스화할 필요 없이 최대 16개 코어에 대한 액세스를 제공합니다.tag. 각 코어에는 ID 코드와 일치하는 특정 코어에 대한 액세스를 제공하는 고유한 IR 코드(0x55에서 0x64까지)가 있습니다.

그림 1-4. 단일 장치의 다중 프로세서 단일 장치

CoreJ를 사용하려면TAG여러 장치에서 디버그합니다. 장치 중 하나가 마스터가 되어야 합니다. 이 장치에는 CoreJ가 포함되어 있습니다.TAG디버그 코어. 각 프로세서는 다음과 같이 연결됩니다.
그림 1-5. 두 장치에 걸친 다중 프로세서

다른 보드의 코어를 디버깅하려면 JTAG CoreJ의 신호TAG디버그는 SmartDesign에서 최상위 핀으로 승격됩니다. 그런 다음 J에 연결됩니다.TAG 프로세서에 직접 신호를 보냅니다.
메모: 코어제이TAG두 번째 보드 설계에서 디버그는 선택 사항입니다. UJ_JTAG 매크로 및 FlashPro 헤더는 두 번째 보드 디자인에서 사용되지 않습니다.

SoftConsole에서 디버깅할 프로세서를 선택하려면 디버그 구성을 클릭한 다음 디버거 탭을 클릭하십시오.

다음 이미지에 표시된 명령이 실행됩니다.

그림 1-6. 디버거 구성 UJ_JTAG_IRCODE

UJ_JTAG_IRCODE는 디버깅 중인 프로세서에 따라 변경될 수 있습니다. 예를 들어ample: 장치 0의 프로세서를 디버깅하려면 UJ_JTAG_IRCODE는 0x55 또는 0x56으로 설정할 수 있습니다.

GPIO를 통해
GPIO를 통해 디버깅하려면 매개변수 UJTAG _BYPASS가 선택되었습니다. GPIO 헤더 또는 핀을 통해 5.3개 및 XNUMX개의 코어를 디버깅할 수 있습니다. SoftConsole vXNUMX 이상의 GPIO를 사용하여 디버그 세션을 실행하려면 디버그 구성을 다음과 같이 설정해야 합니다.
그림 1-7. 디버거 구성 GPIO

메모: GPIO를 통해 디버깅하는 경우 개발 보드에서 FlashPro 헤더 또는 Embedded FlashPro5를 통해 프로세서를 동시에 디버깅할 수 없습니다. 예를 들어ample: 식별 또는 SmartDebug를 사용하여 디버그를 용이하게 하기 위해 FlashPro 헤더 또는 내장형 FlashPro5를 사용할 수 있습니다.
그림 1-8. GPIO 핀을 통한 디버깅

GPIO 핀을 통한 장치 연결
GPIO를 통해 여러 장치의 연결을 지원하기 위해 UJTAG_BYPASS 매개변수를 선택해야 합니다. 그러면 TCK, TMS 및 TRSTb 신호가 최상위 포트로 승격될 수 있습니다. 모든 대상 프로세서에는 TCK, TMS 및 TRSTb가 있습니다. 이들은 아래에 표시되지 않습니다.
그림 1-9. GPIO 핀을 통한 장치 연결

기본 JTAG 체인, 프로세서의 TDO는 다른 프로세서의 TDI에 연결되고 모든 프로세서가 이러한 방식으로 연결될 때까지 계속됩니다. 첫 번째 프로세서의 TDI와 마지막 프로세서의 TDO는 J에 연결됩니다.TAG 모든 프로세서를 연결하는 프로그래머. 더제이TAG 프로세서의 신호는 CoreJ로 라우팅됩니다.TAG연결될 수 있는 디버그. 여러 장치 간 연결이 완료되면 CoreJ가 있는 장치는TAG디버그가 마스터 장치가 됩니다.

IR 코드가 각 프로세서에 할당되지 않은 GPIO 디버그 시나리오에서는 수정된 OpenOCD 스크립트를 사용하여 디버깅 중인 장치를 선택합니다. OpenOCD 스크립트는 디버깅할 장치를 선택하도록 수정됩니다. Mi-V 디자인의 경우, file openocd/scripts/board/microsemi-riscv.cfg 아래의 SoftConsole 설치 위치에서 찾을 수 있습니다. 다른 프로세서의 경우 files는 동일한 openocd 위치에서 찾을 수 있습니다.
메모: 디버그 구성 옵션도 업데이트해야 합니다. file 이름이 변경되었습니다

그림 1-10. 디버그 구성

username-riscv-gpio-chain.cfg를 엽니다. 다음은 ex입니다.amp보아야 할 것:

그림 1-11. MIV 구성 File

다음 설정은 GPIO를 통한 단일 장치 디버깅에 적용됩니다. 체인을 디버깅하려면 디버깅되지 않은 장치가 바이패스 모드로 전환되도록 추가 명령을 추가해야 합니다.

체인에 있는 두 프로세서의 경우 다음ample 명령이 실행됩니다.

이렇게 하면 타겟 소프트코어 프로세서 1을 바이패스 모드로 설정하여 타겟 소프트코어 프로세서 0을 디버깅할 수 있습니다. 타겟 소프트코어 프로세서 0을 디버깅하려면 다음 명령을 사용합니다.

메모: 이 두 구성의 유일한 차이점은 Microsemi RISCV 구성을 호출하는 소스 file (microsemi-riscv.cfg) Target softcore Processor 0을 디버깅할 때 첫 번째로 오고, Target Softcore Processor 1을 디버깅할 때 두 번째로 옵니다. 체인에 세 개 이상의 장치에 대해 추가 jtag 뉴탭이 추가되었습니다. 예를 들어amp파일, 체인에 세 개의 프로세서가 있는 경우 다음 명령이 사용됩니다.

그림 1-12. 전amp르 디버그 시스템

인터페이스

다음 섹션에서는 인터페이스 관련 정보에 대해 설명합니다.

구성 매개변수

CoreJ의 구성 옵션TAG디버그는 다음 표에 설명되어 있습니다. 기본값 이외의 구성이 필요한 경우 구성 가능한 옵션에 대해 적절한 값을 선택하려면 SmartDesign의 구성 대화 상자를 사용하십시오.
표 2-1. 코어제이TAG디버그 구성 옵션

이름	유효 범위	기본	설명
NUM_DEBUG_TGTS개	1-16	1	FlashPro를 통해 사용 가능한 디버그 대상 수(UJTAG_DEBUG = 0)은 1-16입니다. GPIO를 통해 사용 가능한 디버그 대상 수(UJTAG_DEBUG = 1)은 1-4입니다.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR 코드, 디버그 대상당 하나. 지정된 값은 이 디버그 대상에 대해 고유해야 합니다. 이 디버그 대상 인터페이스와 관련된 터널 컨트롤러는 IR 레지스터의 내용이 이 IR 코드와 일치할 때 TDO만 구동하고 대상 디버그 인터페이스를 구동합니다.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x 출력이 UJ의 액티브 로우 URSTB 출력의 전역 형식에 연결됨TAG macro.1: TGT_TRST 출력은 UJ의 액티브 로우 URSTB 출력의 글로벌 반전 형태에 내부적으로 연결됩니다.TAG 매크로. 디버그 대상에 대해 이 매개변수를 1로 설정하면 추가 전역 라우팅 리소스가 사용됩니다.
UJTAG_우회로	0-1	0	0: GPIO 디버그가 비활성화됨, 디버그는 FlashPro 헤더 또는 내장형 FlashPro5.1을 통해 사용 가능: GPIO 디버그가 활성화됨, 디버그는 보드에서 사용자가 선택한 GPIO 핀을 통해 사용 가능.메모: GPIO를 통해 디버깅이 완료되면 SoftConsole 디버그 옵션에서 다음 디버그 명령이 실행됩니다. “—command “set FPGA_TAP N”“.
UJTAG_SEC_EN	0-1	0	0: UJTAG UJ인 경우 매크로가 선택됩니다.TAG_BYPASS = 0. 1: UJTAGUJ인 경우 _SEC 매크로가 선택됩니다.TAG_바이패스= 0.메모: 이 매개변수는 PolarFire에만 적용됩니다. 즉, 가족 = 26입니다.

신호 설명
다음 표는 CoreJ에 대한 신호 설명을 나열합니다.TAG디버그.
표 2-2. 코어제이TAGI/O 신호 디버그

이름	유효 범위	기본	설명
NUM_DEBUG_TGTS개	1-16	1	FlashPro를 통해 사용 가능한 디버그 대상 수(UJTAG_DEBUG = 0)은 1-16입니다. GPIO를 통해 사용 가능한 디버그 대상 수(UJTAG_DEBUG = 1)은 1-4입니다.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR 코드, 디버그 대상당 하나. 지정된 값은 이 디버그 대상에 대해 고유해야 합니다. 이 디버그 대상 인터페이스와 관련된 터널 컨트롤러는 IR 레지스터의 내용이 이 IR 코드와 일치할 때 TDO만 구동하고 대상 디버그 인터페이스를 구동합니다.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x 출력이 UJ의 액티브 로우 URSTB 출력의 전역 형식에 연결됨TAG macro.1: TGT_TRST 출력은 UJ의 액티브 로우 URSTB 출력의 글로벌 반전 형태에 내부적으로 연결됩니다.TAG 매크로. 디버그 대상에 대해 이 매개변수를 1로 설정하면 추가 전역 라우팅 리소스가 사용됩니다.
UJTAG_우회로	0-1	0	0: GPIO 디버그가 비활성화됨, 디버그는 FlashPro 헤더 또는 내장형 FlashPro5.1을 통해 사용 가능: GPIO 디버그가 활성화됨, 디버그는 보드에서 사용자가 선택한 GPIO 핀을 통해 사용 가능.메모: GPIO를 통해 디버깅이 완료되면 SoftConsole 디버그 옵션에서 다음 디버그 명령이 실행됩니다. “—command “set FPGA_TAP N”“.
UJTAG_SEC_EN	0-1	0	0: UJTAG UJ인 경우 매크로가 선택됩니다.TAG_BYPASS = 0. 1: UJTAGUJ인 경우 _SEC 매크로가 선택됩니다.TAG_바이패스= 0.메모: 이 매개변수는 PolarFire에만 적용됩니다. 즉, 가족 = 26입니다.

참고사항:

J의 모든 신호TAG 위의 TAP 포트 목록은 SmartDesign의 최상위 포트로 승격되어야 합니다.
SEC 포트는 UJ인 경우에만 사용할 수 있습니다.TAG_SEC_EN은 CoreJ를 통해 활성화됩니다.TAG디버그 구성 GUI.
EN_SEC 입력을 연결할 때 특히 주의하십시오. EN_SEC가 최상위 포트(장치 입력 핀)로 승격되면 J 동안 I/O 상태 구성에 액세스해야 합니다.TAG Libero 흐름에서 프로그램 설계의 프로그래밍 섹션에서 EN_SEC 포트의 I/0 상태(출력만)가 1로 설정되어 있는지 확인합니다.

지도 및 설명 등록

CoreJ에 대한 레지스터가 없습니다.TAG디버그.

도구 흐름

다음 섹션에서는 도구 흐름 관련 정보에 대해 설명합니다.

특허

Libero SoC와 함께 이 IP 코어를 사용하는 데 라이선스가 필요하지 않습니다.

실시간
코어와 테스트벤치를 위한 완전한 RTL 코드가 제공되어 SmartDesign으로 코어를 인스턴스화할 수 있습니다. Libero SoC 내에서 시뮬레이션, 합성 및 레이아웃을 수행할 수 있습니다.

스마트디자인
전amp르 인스턴스화 view CoreJ의TAG디버그는 다음 그림에 나와 있습니다. SmartDesign을 사용하여 코어를 인스턴스화하고 생성하는 방법에 대한 자세한 내용은 Libero® SoC 사용 설명서의 DirectCore 사용을 참조하십시오.
그림 4-1. 스마트디자인 코어제이TAG디버그 인스턴스 View J를 사용하여TAG 헤더

그림 4-2. 스마트디자인 코어제이TAGGPIO 핀을 사용한 디버그 인스턴스

CoreJ 구성TAGSmartDesign에서 디버그

코어는 SmartDesign의 구성 GUI를 사용하여 구성됩니다. 전남편ampGUI의 파일은 다음 그림과 같습니다.
그림 4-3. CoreJ 구성TAGSmartDesign에서 디버그

PolarFire의 경우 UJTAG_SEC는 UJ를 선택합니다.TAGUJ 대신 _SEC 매크로TAG 매크로 때 UJTAG_BYPASS가 비활성화되었습니다. 다른 모든 가족에 대해서는 무시됩니다.
디버그 대상 수는 UJ를 사용하여 최대 16개의 디버그 대상으로 구성할 수 있습니다.TAG_BYPASS 비활성화 및 최대 4개의 디버그 대상, UJ 포함TAG_BYPASS가 활성화되었습니다.
UJTAG_BYPASS는 UJ를 통해 디버깅을 선택합니다.TAG FlashPro 헤더 및 GPIO 핀을 통한 디버깅.
대상 # IR 코드는 J입니다.TAG 디버그 대상에 제공된 IR 코드입니다. 에 지정된 범위 내에서 고유한 값이어야 합니다. 표 2-1.

시뮬레이션 흐름

CoreJ와 함께 사용자 테스트벤치가 제공됩니다.TAG디버그. 시뮬레이션을 실행하려면:

SmartDesign 내에서 사용자 테스트벤치 흐름을 선택합니다.
생성 분할창에서 저장 및 생성을 클릭하십시오. Core Configuration GUI에서 사용자 테스트벤치를 선택합니다.

SmartDesign은 Libero 프로젝트를 생성할 때 사용자 테스트벤치를 설치합니다. file에스. 사용자 테스트벤치를 실행하려면:

설계 루트를 CoreJ로 설정TAGLibero 디자인 계층 창에서 디버그 인스턴스화.
Libero 디자인 흐름 창에서 미리 합성된 디자인 확인 > 시뮬레이션을 클릭합니다. 그러면 ModelSim이 시작되고 시뮬레이션이 자동으로 실행됩니다.

Libero의 합성

합성을 실행하려면:

Libero SoC 설계 흐름 창에서 합성 아이콘을 클릭하여 코어를 합성합니다. 또는 디자인 흐름 창에서 합성 옵션을 마우스 오른쪽 버튼으로 클릭하고 대화형으로 열기를 선택합니다. 합성 창에 Synplify® 프로젝트가 표시됩니다.
실행 아이콘을 클릭합니다.
메모: RTG4의 경우 이벤트 과도 현상(SET) 완화 경고가 있습니다. 이 IP는 개발 목적으로만 사용되며 방사선 환경에서 사용되지 않을 예정이므로 무시할 수 있습니다.

Libero의 배치 및 경로

합성이 완료되면 Libero SoC에서 Place and Route 아이콘을 클릭하여 배치 프로세스를 시작합니다.

디바이스 프로그래밍

UJAG_SEC 기능이 사용되고 EN_SEC가 최상위 포트(장치 입력 핀)로 승격된 경우 J 동안 I/O 상태 구성에 액세스해야 합니다.TAG Libero 흐름에서 프로그램 설계의 프로그래밍 섹션에서 EN_SEC 포트의 I/0 상태(출력만)가 1로 설정되어 있는지 확인합니다.

이 구성은 J에 대한 액세스를 유지하는 데 필요합니다.TAG 정의된 BSR(Boundary Scan Register) 값이 재프로그래밍 중에 EN_SEC의 외부 로직 레벨을 무시하기 때문에 장치 재프로그래밍용 포트입니다.

시스템 통합

다음 섹션에서는 시스템 통합 관련 정보에 대해 설명합니다.

IGLOO2/RTG4용 시스템 레벨 설계

다음 그림은 J를 수행하기 위한 설계 요구 사항을 보여줍니다.TAG SoftConsole에서 J까지 패브릭에 위치한 소프트코어 프로세서의 디버깅TAG IGLOO2 및 RTG4 장치용 인터페이스.
그림 5-1. RTG4/이글루2 JTAG 디버그 디자인

SmartFusion2용 시스템 수준 설계

다음 그림은 J를 수행하기 위한 설계 요구 사항을 보여줍니다.TAG SoftConsole에서 J까지 패브릭에 위치한 소프트코어 프로세서의 디버깅TAG SmartFusion2 장치용 인터페이스.
그림 5-2. 스마트퓨전2 JTAG 디버그 디자인

UJTAG_비서

PolarFire 장치 제품군의 경우 이 릴리스를 통해 사용자는 UJ 중에서 선택할 수 있습니다.TAG 그리고 UJTAG_SEC, 더유제이TAGGUI의 _SEC_EN 매개변수는 원하는 매개변수를 선택하는 데 사용됩니다.

다음 그림은 UJ의 물리적 인터페이스를 나타내는 간단한 다이어그램을 보여줍니다.TAG/UJTAGPolarFire의 _SEC.

그림 5-3. 폴라파이어 UJTAG_SEC 매크로

설계 제약

CoreJ를 사용한 설계TAG디버그는 애플리케이션이 TCK 클록 도메인에서 사용되는 타이밍 분석을 허용하기 위해 설계 흐름에서 제약 조건을 따르도록 요구합니다.

제약 조건을 추가하려면:

Libero v11.7 이상의 Enhanced Constraint 흐름을 사용하는 경우 DesignFlow 창에서 Constraints > Manage Constraints를 두 번 클릭하고 Timing 탭을 클릭합니다.
Constraint Manager 창의 Timing 탭에서 New를 클릭하여 새 SDC를 생성합니다. file, 그리고 이름 file. 설계 제약에는 이 빈 SDC에 입력할 수 있는 클록 소스 제약이 포함됩니다. file.

Libero v11.7 이상에서 Classic Constraint flow를 사용하는 경우 Design Flow 창에서 Create Constraints > Timing Constraint를 마우스 오른쪽 버튼으로 클릭한 다음 Create New Constraint를 클릭합니다. 새로운 SDC를 생성합니다. file. 설계 제약에는 이 빈 SDC에 입력되는 클록 소스 제약이 포함됩니다. file.
TCK 주기와 반주기를 계산합니다. TCK는 FlashPro로 디버깅할 때 6MHz로 설정되고 FlashPro30에서 디버깅을 지원하는 경우 최대 주파수 5MHz로 설정됩니다. 이 단계를 완료한 후 SDC에 다음 제약 조건을 입력합니다. file:
create_clock -이름 { TCK } \
- 기간 TCK_PERIOD \
- 웨이브폼 { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] 예를 들어amp예를 들어, 6MHz의 TCK 주파수를 사용하는 설계에 대해 다음과 같은 제약이 적용됩니다.
  create_clock -이름 { TCK } \
- 기간 166.67 \
- 파형 { 0 83.33 } \ [ get_ports { TCK } ]

모든 구속조건 연결 fileSynthesis, Place-and-Route 및 Timing Verification s 포함tag에 제약 관리자 > 타이밍 탭. 이것은 SDC에 대한 관련 확인란을 선택하여 완료됩니다. file제약 조건이 입력된 s

개정 내역

포트 이름	너비	방향	설명
JTAG 탭 포트
티디디	1	입력	테스트 데이터 입력. TAP에서 직렬 데이터 입력.
티씨씨	1	입력	테스트 시계. CoreJ 내의 모든 순차 요소에 대한 클록 소스TAG디버그.
티엠에스	1	입력	테스트 모드 선택.
TDO	1	산출	테스트 데이터 출력. TAP에 직렬 데이터 출력.
TRSTB	1	입력	테스트 리셋. TAP에서 액티브 로우 리셋 입력.
JTAG 대상 X 포트
TGT_TDO_x	1	입력	디버그 대상 x에서 TAP로 데이터를 테스트합니다. 대상 TDO 포트에 연결합니다.
TGT_TCK_x	1	산출	디버그 대상 x에 대한 테스트 클럭 출력. TCK는 CoreJ 내에서 내부적으로 글로벌하고 왜곡이 적은 네트워크로 승격됩니다.TAG디버그.
TGT_TRST_x	1	산출	액티브 하이 테스트 리셋. TGT_ACTIVE_HIGH_RESET_x =1인 경우에만 사용
TGT_TRSTN_x	1	산출	액티브 로우 테스트 리셋. TGT_ACTIVE_HIGH_RESET_x =0인 경우에만 사용
TGT_TMS_x	1	산출	테스트 모드 디버그 대상 x에 대한 출력을 선택합니다.
TGT_TDI_x	1	산출	테스트 데이터 입력. 디버그 대상 x에서 직렬 데이터 입력.
UJTAG_BYPASS_TCK_x	1	입력	GPIO 핀에서 대상 x를 디버그하기 위한 테스트 클록 입력.
UJTAG_BYPASS_TMS_x	1	입력	테스트 모드 GPIO 핀에서 대상 x를 디버그하려면 선택합니다.
UJTAG_BYPASS_TDI_x	1	입력	테스트 데이터 입력, GPIO 핀에서 대상 x를 디버그하기 위한 직렬 데이터.
UJTAG_BYPASS_TRSTB_x	1	입력	테스트 리셋. GPIO 핀에서 디버그 대상 x로 입력을 재설정합니다.
UJTAG_BYPASS_TDO_x	1	산출	테스트 데이터 출력, GPIO 핀의 디버그 대상 x의 직렬 데이터.
SEC 포트
EN_SEC	1	입력	보안을 활성화합니다. TAP에 대한 외부 TDI 및 TRSTB 입력을 재정의하도록 사용자 설계를 활성화합니다.주의: 이 포트를 연결할 때 특히 주의하십시오. 자세한 내용은 아래 참고 및 장치 프로그래밍을 참조하십시오.
TDI_SEC	1	입력	TDI 보안 재정의. EN_SEC가 HIGH일 때 TAP에 대한 외부 TDI 입력을 무시합니다.
TRSTB_SEC	1	입력	TRSTB 보안 재정의. SEC_EN이 HIGH일 때 TAP에 대한 외부 TRSTB 입력을 무시합니다.
UTRSTB	1	산출	테스트 리셋 모니터
유티에스엠에스	1	산출	테스트 모드 선택 모니터

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마이크로칩 제품은 해당 마이크로칩 데이터 시트에 포함된 사양을 충족합니다.
Microchip은 자사의 제품군이 정상적인 조건에서 의도된 방식으로 사용될 때 안전하다고 믿습니다.

Microchip 장치의 코드 보호 기능을 위반하려는 시도에 부정직하고 불법적인 방법이 사용되고 있습니다. 우리는 이러한 방법을 사용하려면 Microchip의 데이터 시트에 포함된 작동 사양을 벗어난 방식으로 Microchip 제품을 사용해야 한다고 생각합니다. 이러한 코드 보호 기능을 위반하려는 시도는 Microchip의 지적 재산권을 위반하지 않고는 달성할 수 없습니다.
Microchip은 코드의 무결성을 염려하는 모든 고객과 기꺼이 협력할 것입니다.
Microchip이나 다른 반도체 제조업체는 코드의 보안을 보장할 수 없습니다. 코드 보호는 제품이 "깨지지 않음"을 보장한다는 의미가 아닙니다. 코드 보호는 지속적으로 발전하고 있습니다. Microchip은 제품의 코드 보호 기능을 지속적으로 개선하기 위해 최선을 다하고 있습니다. Microchip의 코드 보호 기능을 중단하려는 시도는 디지털 밀레니엄 저작권법을 위반하는 것일 수 있습니다. 그러한 행위가 귀하의 소프트웨어 또는 기타 저작물에 대한 무단 액세스를 허용하는 경우 귀하는 해당 법률에 따라 구제를 위해 소송을 제기할 권리가 있습니다.

법적 고지

이 간행물에 포함된 정보는 Microchip 제품을 설계하고 사용하기 위한 목적으로만 제공됩니다. 장치 응용 프로그램 등에 관한 정보는 귀하의 편의를 위해서만 제공되며 업데이트로 대체될 수 있습니다. 애플리케이션이 사양을 충족하는지 확인하는 것은 귀하의 책임입니다.
이 정보는 MICROCHIP에서 "있는 그대로" 제공합니다. MICROCHIP은 어떠한 진술도 하지 않습니다.
또는 명시적이든 묵시적이든, 서면이든 구두든 모든 종류의 보증
또는 기타 묵시적 정보를 포함하되 이에 국한되지 않는 정보와 관련됨
비침해, 상품성 및 특정 목적에의 적합성에 대한 보증 또는 상태, 품질 또는 성능과 관련된 보증. 어떠한 경우에도 MICROCHIP은 정보 또는 그 사용과 관련된 모든 종류의 간접적, 특별, 징벌적, 우발적 또는 결과적 손실, 손상, 비용 또는 경비에 대해 책임을 지지 않습니다. 또는 손해를 예측할 수 있습니다. 법률이 허용하는 최대 한도 내에서 정보 또는 그 사용과 관련된 모든 청구에 대한 MICROCHIP의 총 책임은 귀하가 정보에 대해 MICROCHIP에 직접 지불한 수수료 금액을 초과하지 않습니다. 생명 유지 장치 및/또는 안전 응용 분야에서 Microchip 장치를 사용하는 것은 전적으로 구매자의 책임이며 구매자는 이러한 사용으로 인해 발생하는 모든 손해, 청구, 소송 또는 비용으로부터 Microchip을 방어하고 면책하며 무해하게 유지하는 데 동의합니다. 달리 명시되지 않는 한 모든 Microchip 지적 재산권에 따라 암묵적으로든 다른 방식으로든 라이센스가 전달되지 않습니다.

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문서 / 리소스

마이크로칩 테크놀로지 CoreJTAG디버그 프로세서 [PDF 파일] 사용자 가이드
코어제이TAG디버그 프로세서, CoreJTAG디버그, 프로세서

참고문헌

사용자 설명서

소개