Microchip Technology Core JTAG Debug Processors User Guide
Sava lalana
Core JTAG Debug v4.0 dia manamora ny fifandraisana amin'ny Joint Test Action Group (JTAG) mpanodina fototra malefaka mifanaraka amin'ny JTAG TAP na General Purpose Input/Output (GPIO) pins ho an'ny debugging. Ity IP core ity dia manamora ny fametahana ireo processeurs core soft 16 ambony indrindra ao anatin'ny fitaovana tokana, ary koa manome fanohanana ny debugging ny processeur amin'ny fitaovana efatra misaraka amin'ny GPIO.
Toetoetra
CoreJTAGDebug dia manana ireto endri-javatra fototra manaraka ireto:
- Manome ny fidirana lamba amin'ny JTAG interface tsara amin'ny alàlan'ny JTAG TAP.
- Manome ny fidirana lamba amin'ny JTAG interface tsara amin'ny alàlan'ny pin GPIO.
- Ampifanaraho ny fanohanan'ny IR Code ho an'ny JTAG tonelina.
- Manohana ny fampifandraisana fitaovana marobe amin'ny alàlan'ny JTAG TAP.
- Manohana ny debugging multi-processor.
- Mampiroborobo ny famantaranandro misaraka ary mamerina famantarana ho an'ny loharanon-dàlana ambany.
- Manohana ny famerenan'ny kendrena mavitrika-ambany sy avo-avo.
- Manohana ny JTAG Security Monitor Interface (UJTAG_SEC) ho an'ny fitaovana PolarFire.
Dikan-teny fototra
Ity antontan-taratasy ity dia mihatra amin'ny CoreJTAGDebug v4.0
Fianakaviana tohana
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- IGLOO
- IGLOOe/+
Fampiasana fitaovana sy fampisehoana
Ny angona fampiasana sy fampandehanana dia voatanisa ao amin'ny tabilao manaraka ho an'ireo fianakaviana fitaovana tohana. Ny angon-drakitra voatanisa amin'ity tabilao ity dia manondro fotsiny. Ny fampiasana ny fitaovana amin'ny ankapobeny sy ny fahombiazan'ny core dia miankina amin'ny rafitra.
Tabilao 1. Fampiasana sy Fampiasana fitaovana
| Family | Tiles Sequential | Combinatorial | sokajy | Fampiasana Fitaovana | Total % | Fahombiazana (MHz) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | Sary RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| IGLOO2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| IGLOO | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | Sary A3P600 | 1.26 | 50 |
Fanamarihana: Ny angona ao amin'ity latabatra ity dia tratra tamin'ny fampiasana ny Verilog RTL miaraka amin'ny synthesis mahazatra sy ny firafitry ny layout amin'ny ampahany -1. Navela tao amin'ny firafitry ny default ny mason-tsivana ambony indrindra na generics.
Functional Description
CoreJTAGDebug dia mampiasa ny UJTAG macro mafy mba hanomezana fidirana amin'ny JTAG interface tsara avy amin'ny lamba FPGA. Ny UJTAG macro mafy dia manamora ny fifandraisana amin'ny famoahana ny MSS na ASIC TAP controller avy amin'ny lamba. Iray ihany, ohatra iray amin'ny UJTAG macro dia avela ao anaty lamba.
Sary 1-1. CoreJTAGDebug Block Diagram
CoreJTAGNy debug dia misy fampandrenesana ny uj_jtag mpanara-maso ny tonelina, izay mampiasa JTAG fanaraha-maso ny tonelina mba hanamora ny JTAG tonelina eo anelanelan'ny mpandrindra FlashPro sy ny processeur softcore kendrena. Ny processeur softcore dia mifandray amin'ny alàlan'ny FPGA's JTAG pins interface tsara. IR scans avy amin'ny JTAG Ny interface dia tsy azo idirana amin'ny lamba FPGA. Noho izany, ny protocole tonelina dia takiana mba hanamora ny IR sy DR scan amin'ny tanjona debug, izay manohana ny fenitra indostrialy JTAG interface tsara. Ny mpanara-maso ny tonelina dia mamadika ny fonosan'ny tonelina nafindra ho scan DR ary miteraka IR na DR scan, mifototra amin'ny votoatin'ny fonosana tonelina sy ny ao anatin'ny rejisitra IR omena amin'ny alalan'ny UIREG. Ny mpifehy tonelina koa dia mamadika ny fonosan'ny tonelina, rehefa mifanandrify amin'ny kaody IR azy ny ao anatin'ny rejisitra IR.
Sary 1-2. Tonelina fonosana Protocol
Ny mari-pamantarana fanamafisam-peo dia manome fanamafisana ny kaody IR ampiasain'ny mpanara-maso ny tonelina. Mba hanamorana ny fametahana ireo processeur softcore marobe ao anaty endrika tokana, ny isan'ny mpanara-maso ny tonelina natsangana dia azo amboarina amin'ny 1-16, manome JTAG interface tsara mifanaraka amin'ny processeur kendrena tsirairay. Ireo processeur kendrena ireo dia samy azo resahina amin'ny alàlan'ny kaody IR tokana napetraka amin'ny fotoana fanombohana.
Ny buffer CLKINT na BFR dia apetraka eo amin'ny tsipika TGT_TCK isaky ny interface debug processeur kendrena.
Ny tsipika URSTB avy amin'ny UJTAG macro (TRSTB) dia fampiroboroboana ho loharano manerantany ao anatin'ny CoreJTAGDebug. Misy inverter azo atao apetraka amin'ny tsipika TGT_TRST ao anatin'ny CoreJTAGDebug ho an'ny fampifandraisana amin'ny kendrena debug, izay antenaina ho mifandray amin'ny loharanom-pamerenana avo lenta. Izy io dia namboarina rehefa heverina fa ny famantarana TRSTB miditra avy amin'ny JTAG TAP dia mavitrika ambany. Raha mila kendrena debug iray na maromaro io tefy io, dia ho lany ny loharanon-dàlana manerantany fanampiny.
Ny tsipika URSTB avy amin'ny UJTAG macro (TRSTB) dia fampiroboroboana ho loharano manerantany ao anatin'ny CoreJTAGDebug. Misy inverter azo atao apetraka amin'ny tsipika TGT_TRST ao anatin'ny CoreJTAGDebug ho an'ny fampifandraisana amin'ny kendrena debug, izay antenaina ho mifandray amin'ny loharanom-pamerenana avo lenta. Izy io dia namboarina rehefa heverina fa ny famantarana TRSTB miditra avy amin'ny JTAG TAP dia mavitrika ambany. TGT_TRSTN no vokatra ambany mavitrika ho an'ny tanjona debug. Raha mila kendrena debug iray na maromaro io tefy io, dia ho lany ny loharanon-dàlana manerantany fanampiny.
Sary 1-3. CoreJTAGDebug Data Serial sy Famantaranandro
Famatorana fitaovana
Jereo ny FPGA Programming User Guides ho an'ny birao fampandrosoana manokana na fianakaviana. Ny birao fampandrosoana tsirairay dia mety miasa amin'ny voly samihafatages, ary azonao atao ny misafidy ny hanamarina raha azo atao amin'ny sehatra fampandrosoana azy ireo. Ary koa, raha mampiasa tabilao fampivoarana marobe ianao, dia ataovy izay hahazoana antoka fa mizara marimaritra iraisana izy ireo.
Amin'ny alàlan'ny FlashPro Header
Mba hanohanana ny famatorana fitaovana marobe amin'ny lamba amin'ny fampiasana ny lohatenin'ny FlashPro, misy tranga maro momba ny uj_jtag dia takiana. Ity dikan-tenin'ny core ity dia manome fidirana amin'ny cores 16 ambony indrindra tsy mila uj_j amin'ny tanana.tag. Ny fototra tsirairay dia manana kaody IR tokana (manomboka amin'ny 0x55 ka hatramin'ny 0x64) izay manome fidirana amin'ny fototra manokana mifanandrify amin'ny kaody ID.
Sary 1-4. Processors maro ao anaty fitaovana tokana
Mampiasa CoreJTAGDebug amin'ny fitaovana maro, ny iray amin'ireo fitaovana dia tokony ho lasa tompon'andraikitra. Ity fitaovana ity dia misy ny CoreJTAGDebug core. Ny processeur tsirairay dia mifandray toy izao manaraka izao:
Sary 1-5. Processors maro manerana ny fitaovana roa
Mba hanesorana ny core amin'ny solaitrabe hafa, ny JTAG famantarana avy amin'ny CoreJTAGNy debug dia ampandrosoina amin'ny tsipika ambony amin'ny SmartDesign. Ireo dia mifandray amin'ny JTAG famantarana mivantana amin'ny processeur.
Fanamarihana: Ny CoreJTAGDebug, amin'ny endrika board faharoa, dia azo atao Mariho fa ny UJ_JTAG macro sy ny lohatenin'ny FlashPro dia tsy ampiasaina amin'ny famolavolana birao faharoa.
Raha hisafidianana processeur ho an'ny debugging ao amin'ny SoftConsole, kitiho ny configurations debug, ary tsindrio avy eo ny tabilao Debugger.
Ny baiko, aseho amin'ity sary manaraka ity, dia tanterahina.
Sary 1-6. Debugger Configuration UJ_JTAG_IRCODE
Ny UJ_JTAG_IRCODE dia azo ovaina miankina amin'ny processeur apetrakao. Ho an'ny example: hanesorana ny processeur ao amin'ny Device 0, ny UJ_JTAG_IRCODE dia azo apetraka amin'ny 0x55 na 0x56.
Amin'ny alàlan'ny GPIO
Mba hanesorana ny GPIO, ny parameter UJTAG _BYPASS no voafantina. Ny cores iray sy efatra dia azo alaina amin'ny lohatenin'ny GPIO na pin. Mba hampandehanana fivoriana debug amin'ny fampiasana GPIO avy amin'ny SoftConsole v5.3 na ambony, dia tsy maintsy apetraka toy izao manaraka izao ny Configuration Debug:
Sary 1-7. Debugger Configuration GPIO
Fanamarihana: Raha manao debugging amin'ny GPIO ianao, dia tsy afaka mi-debug ny processeur amin'ny alàlan'ny FlashPro Header na FlashPro5 Embedded, eo amin'ny tabilao fampandrosoana. Ho an'ny example: FlashPro Header na FlashPro5 voatahiry dia azo atao mba hanamora ny debug amin'ny fampiasana Identify na SmartDebug.
Sary 1-8. Debugging amin'ny GPIO Pins
Famatorana fitaovana amin'ny alàlan'ny GPIO Pins
Mba hanohanana ny famatorana fitaovana maro amin'ny alàlan'ny GPIO, ny UJTAG_BYPASS paramètre dia mila mifantina. Avy eo ny famantarana TCK, TMS, ary TRSTb dia azo ampidirina amin'ny seranana ambony. Ny processeur kendrena rehetra dia manana TCK, TMS, ary TRSTb. Tsy aseho eto ambany ireo.
Sary 1-9. Famatorana fitaovana amin'ny alàlan'ny Pins GPIO
Ao amin'ny JTAG Ny TDO amin'ny processeur iray dia mifandray amin'ny TDI an'ny processeur iray hafa, ary mitohy izany mandra-pahazotoan'ny processeur rehetra amin'ny rojo vy, toy izany. Ny TDI an'ny processeur voalohany sy ny TDO an'ny processeur farany dia mifandray amin'ny JTAG programmer mamehy ny processeur rehetra. Ny JTAG Ny famantarana avy amin'ny processeur dia alefa any amin'ny CoreJTAGDebug, izay ahafahana mifatotra rojo vy. Raha vita ny fatorana amin'ny fitaovana maro, ny fitaovana miaraka amin'ny CoreJTAGDebug lasa fitaovana lehibe.
Ao amin'ny scenario debug GPIO, izay tsy natokana ho an'ny processeur tsirairay ny Code IR iray, dia ampiasaina ny script OpenOCD novaina hisafidianana, izay fitaovana apetraka. Ny script OpenOCD dia ovaina mba hisafidianana, izay fitaovana nohavaozina. Ho an'ny famolavolana Mi-V, ny file dia hita ao amin'ny toerana fametrahana SoftConsole, eo ambanin'ny openocd/scripts/board/ microsemi-riscv.cfg. Ho an'ny processeur hafa, ny files dia hita ao amin'ny toerana openocd mitovy.
Fanamarihana: Ny safidy Debug Configuration dia mila havaozina ihany koa, raha ny file dia novana anarana
Sary 1-10. Debug Configuration
Sokafy ny username-riscv-gpio-chain.cfg, manaraka ny example ny tsy maintsy ho hita:
Sary 1-11. MIV Configuration File
Ity fandrindrana manaraka ity dia miasa ho an'ny debug amin'ny fitaovana tokana amin'ny GPIO. Ho an'ny debugging rojo dia mila asiana baiko fanampiny, mba hapetraka ao amin'ny mode bypass ireo fitaovana tsy voavaha.
Ho an'ny processeur roa ao anaty rojo, ireto manaraka ireto sampny baiko dia tanterahina:
Izany dia mamela ny debugging ny Target softcore Processor 1 amin'ny alàlan'ny fametrahana Target softcore Processor 0 amin'ny mode bypass. Mba hanesorana ny Target softcore Processor 0 dia ampiasaina ity baiko manaraka ity:
Fanamarihana: Ny hany maha samy hafa ireo configurations roa ireo dia ny loharano, izay miantso ny Microsemi RISCV configuration file (microsemi-riscv.cfg) na tonga voalohany, rehefa debugging Target softcore Processor 0, na faharoa, rehefa debugging Target Softcore Processor 1. Ho an'ny fitaovana mihoatra ny roa ao amin'ny rojo, fanampiny jtag newtaps dia ampiana. Ho an'ny example, raha misy processeur telo ao anaty rojo, dia ity baiko manaraka ity no ampiasaina:
Sary 1-12. Ekampny Debug System
interface tsara
Ny fizarana manaraka dia miresaka momba ny fampahalalana mifandraika amin'ny interface.
Paramètres Configuration
Ny safidy fanamafisana ho an'ny CoreJTAGDebug dia voalaza ao amin'ny tabilao manaraka. Raha toa ka ilaina ny fanamafisana hafa ankoatry ny default, ampiasao ny boaty fifampiresahana Configuration ao amin'ny SmartDesign mba hisafidianana ny soatoavina mety amin'ny safidy azo amboarina.
Tabilao 2-1. CoreJTAGDebug Configuration Options
| Anarana | Valiny manankery | toerana misy anao | Description |
| NUM_DEBUG_TGTS | 1-16 | 1 | Ny isan'ny kendrena debug azo alaina amin'ny alàlan'ny FlashPro (UJTAG_DEBUG = 0) dia 1-16. Ny isan'ny kendrena debug azo alaina amin'ny alàlan'ny GPIO (UJTAG_DEBUG = 1) dia 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG Kaody IR, iray isaky ny kendrena debug. Ny sanda voatondro dia tsy maintsy miavaka amin'ity tanjona debug ity. Ny mpanara-maso ny tonelina mifandray amin'ity seha-pifandraisana kendrena debug ity ihany no mitondra ny TDO ary mitondra ny interface debug kendrena, rehefa mifanandrify amin'ity kaody IR ity ny votoatin'ny rejisitra IR. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: Ny vokatra TGT_TRSTN_x dia mifamatotra amin'ny endrika manerantany amin'ny famoahana URSTB mavitrika ambany an'ny UJTAG macro.1: Ny vokatra TGT_TRST dia mifandray anatiny amin'ny endrika mivadika manerantany amin'ny famoahana URSTB mavitrika-ambany an'ny UJTAG macro. Loharanom-pitaterana eran-tany fanampiny no ampiasaina raha apetraka amin'ny 1 ity mari-pamantarana ity ho an'izay kendrena debug. |
| UJTAG_BYPASS | 0-1 | 0 | 0: GPIO Debug dia kilemaina, Debug dia azo alaina amin'ny alàlan'ny FlashPro Header na Embedded FlashPro5.1: GPIO Debug dia alefa, Debug dia misy amin'ny alalan'ny mpampiasa voafantina GPIO pins eo amin'ny solaitrabe.Fanamarihana: Rehefa vita ny Debugging amin'ny alàlan'ny GPIO, ity baiko debug manaraka ity dia tanterahana amin'ny safidy debug SoftConsole: "—command" set FPGA_TAP N "". |
| UJTAG_SEC_EN | 0-1 | 0 | 0: ny ujTAG macro no voafantina raha UJTAG_BYPASS = 0. 1: UJTAG_SEC macro no voafantina raha UJTAG_BYPASS= 0.Fanamarihana: Ity parameter ity dia mihatra amin'ny PolarFire ihany. Izany hoe FIANAKAVIANA = 26. |
Famariparitana famantarana
Ity tabilao manaraka ity dia mitanisa ny famaritana famantarana ho an'ny CoreJTAGDebug.
Tabilao 2-2. CoreJTAGDebug I/O Signals
| Anarana | Valiny manankery | toerana misy anao | Description |
| NUM_DEBUG_TGTS | 1-16 | 1 | Ny isan'ny kendrena debug azo alaina amin'ny alàlan'ny FlashPro (UJTAG_DEBUG = 0) dia 1-16. Ny isan'ny kendrena debug azo alaina amin'ny alàlan'ny GPIO (UJTAG_DEBUG = 1) dia 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG Kaody IR, iray isaky ny kendrena debug. Ny sanda voatondro dia tsy maintsy miavaka amin'ity tanjona debug ity. Ny mpanara-maso ny tonelina mifandray amin'ity seha-pifandraisana kendrena debug ity ihany no mitondra ny TDO ary mitondra ny interface debug kendrena, rehefa mifanandrify amin'ity kaody IR ity ny votoatin'ny rejisitra IR. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: Ny vokatra TGT_TRSTN_x dia mifamatotra amin'ny endrika manerantany amin'ny famoahana URSTB mavitrika ambany an'ny UJTAG macro.1: Ny vokatra TGT_TRST dia mifandray anatiny amin'ny endrika mivadika manerantany amin'ny famoahana URSTB mavitrika-ambany an'ny UJTAG macro. Loharanom-pitaterana eran-tany fanampiny no ampiasaina raha apetraka amin'ny 1 ity mari-pamantarana ity ho an'izay kendrena debug. |
| UJTAG_BYPASS | 0-1 | 0 | 0: GPIO Debug dia kilemaina, Debug dia azo alaina amin'ny alàlan'ny FlashPro Header na Embedded FlashPro5.1: GPIO Debug dia alefa, Debug dia misy amin'ny alalan'ny mpampiasa voafantina GPIO pins eo amin'ny solaitrabe.Fanamarihana: Rehefa vita ny Debugging amin'ny alàlan'ny GPIO, ity baiko debug manaraka ity dia tanterahana amin'ny safidy debug SoftConsole: "—command" set FPGA_TAP N "". |
| UJTAG_SEC_EN | 0-1 | 0 | 0: ny ujTAG macro no voafantina raha UJTAG_BYPASS = 0. 1: UJTAG_SEC macro no voafantina raha UJTAG_BYPASS= 0.Fanamarihana: Ity parameter ity dia mihatra amin'ny PolarFire ihany. Izany hoe FIANAKAVIANA = 26. |
Fanamarihana:
- Ny signal rehetra ao amin'ny JTAG Ny lisitry ny seranan-tsambo TAP etsy ambony dia tsy maintsy ampidirina amin'ny seranan-tsambo avo indrindra amin'ny SmartDesign.
- Ny SEC Ports dia tsy misy afa-tsy rehefa UJTAG_SEC_EN dia alefa amin'ny alàlan'ny CoreJTAGDebug's configuration GUI.
- Mitandrema manokana rehefa mampifandray ny fidirana EN_SEC. Raha EN_SEC dia nasondrotra ho amin'ny seranan-tsambo ambony indrindra (fampidirana fitaovana), dia tsy maintsy miditra amin'ny Configure I/O States nandritra ny JTAG Fizarana fandaharana amin'ny Program Design ao amin'ny fikorianan'ny Libero ary miantoka fa ny I/0 State (Output Only) ho an'ny seranan-tsambo EN_SEC dia napetraka amin'ny 1.
Soraty ny sarintany sy ny famaritana
Tsy misy rejisitra ho an'ny CoreJTAGDebug.
Fitaovam-pitaovana
Ny fizarana manaraka dia miresaka momba ny fampahafantarana mifandraika amin'ny fandehan'ny fitaovana.
Mombamomba ny mpanoratra
Tsy ilaina ny fahazoan-dàlana hampiasa ity IP Core ity miaraka amin'ny Libero SoC.
RTL
Ny kaody RTL feno dia omena ho an'ny fototra sy ny testbenches, mamela ny fototra ho tonga amin'ny SmartDesign. Ny simulation, Synthesis ary Layout dia azo atao ao anatin'ny Libero SoC.
SmartDesign
Example instantiated view ny CoreJTAGDebug dia aseho amin'ny sary manaraka. Raha mila fanazavana fanampiny momba ny fampiasana SmartDesign mba hamoronana sy hamokatra cores, jereo ny Fampiasana DirectCore ao amin'ny Libero® SoC User Guide.
Sary 4-1. SmartDesign CoreJTAGDebug ohatra View mampiasa JTAG Lohateny
Sary 4-2. SmartDesign CoreJTAGDebug Instance mampiasa GPIO Pins
Fametrahana ny CoreJTAGDebug amin'ny SmartDesign
Ny fototra dia amboarina amin'ny fampiasana ny GUI fanamafisana ao amin'ny SmartDesign. Example ny GUI dia aseho amin'ny sary manaraka.
Sary 4-3. Fametrahana ny CoreJTAGDebug amin'ny SmartDesign
Ho an'ny PolarFire, UJTAG_SEC no mifidy ny UJTAG_SEC macro fa tsy ny UJTAG macro rehefa UJTAG_BYPASS dia kilemaina. Tsy raharahaina ho an'ny fianakaviana hafa rehetra izany.
Ny isan'ny tanjona debug dia azo amboarina hatramin'ny tanjona debug 16, miaraka amin'ny UJTAG_BYPASS kilemaina ary lasibatra debug hatramin'ny 4, miaraka amin'ny UJTAG_BYPASS dia alefa.
UJTAG_BYPASS dia mifidy debugging amin'ny alalan'ny UJTAG ary ny lohatenin'ny FlashPro, ary ny debugging amin'ny alàlan'ny pins GPIO.
Ny Target # IR Code dia ny JTAG Kaody IR nomena ny kendrena debug. Tokony ho sanda tokana ao anatin'ny salan'isa voatondro ao Tabilao 2-1.
Mikoriana ny Simulation
Ny testbench mpampiasa dia omena amin'ny CoreJTAGDebug. Hanatanteraka simulations:
- Safidio ny fikorianan'ny mpampiasa testbench ao anatin'ny SmartDesign.
- Tsindrio Save and Generate ao amin'ny Generate pane. Safidio ny testbench mpampiasa avy amin'ny Core Configuration GUI.
Rehefa mamorona ny tetikasa Libero ny SmartDesign, dia mametraka ny testbench mpampiasa files. Mba hampandehanana ny testbench mpampiasa:
- Apetraho amin'ny CoreJ ny fakan'ny famolavolanaTAGDebug instantiation ao amin'ny tontonana ambaratongan'ny famolavolana Libero.
- Kitiho ny Verify Pre-Synthesized Design > Simulate ao amin'ny varavarankely Libero Design Flow. Izany dia manomboka ny ModelSim ary mandeha ho azy ny simulation.
Synthesis in Libero
Mba hampandehanana ny Synthesis:
- Kitiho ny kisary Synthesize ao amin'ny varavarankelin'ny Libero SoC Design Flow mba hanambatra ny fototra. Raha tsy izany, tsindrio havanana ny safidy Synthesize ao amin'ny varavarankely Design Flow, ary mifidiana Open Interactively. Ny varavarankely Synthesis dia mampiseho ny tetikasa Synplify®.
- Tsindrio ny Run icon.
Fanamarihana: Ho an'ny RTG4, misy fampitandremana mihelina amin'ny hetsika transient (SET), izay azo tsinontsinoavina satria io IP io dia ampiasaina amin'ny tanjona fampandrosoana fotsiny ary tsy ampiasaina amin'ny tontolo taratra.
Toerana sy lalana any Libero
Rehefa vita ny Synthesis, tsindrio ny kisary Toerana sy Lalana ao amin'ny Libero SoC hanombohana ny fizotry ny fametrahana.
Fandaharana fitaovana
Raha toa ka ampiasaina ny endri-javatra UJAG_SEC ary EN_SEC dia nasondrotra ho amin'ny seranan-tsambo ambony indrindra (fampidirana fitaovana), dia tsy maintsy miditra amin'ny Configure I/O States mandritra ny J ianao.TAG Fizarana fandaharana amin'ny Program Design ao amin'ny fikorianan'ny Libero ary miantoka fa ny I/0 State (Output Only) ho an'ny seranan-tsambo EN_SEC dia napetraka amin'ny 1.
Ilaina io fanamafisana io mba hitazonana ny fidirana amin'ny JTAG seranan-tsambo ho an'ny fandrindrana ny fitaovana, satria ny sandan'ny Boundary Scan Register (BSR) voafaritra dia manafoana ny haavon'ny lojika ivelany amin'ny EN_SEC mandritra ny fandrindrana.
System Integration
Ireto fizarana manaraka ireto dia miresaka momba ny fampahalalana mifandraika amin'ny fampidirana rafitra.
Famolavolana haavon'ny rafitra ho an'ny IGLOO2/RTG4
Ity sary manaraka ity dia mampiseho ny fepetra takiana amin'ny famolavolana JTAG debugging ny processeur softcore, hita ao amin'ny lamba avy amin'ny SoftConsole mankany amin'ny JTAG interface tsara ho an'ny fitaovana IGLOO2 sy RTG4.
Sary 5-1. RTG4/IGLOO2 JTAG Debug Design
Famolavolana haavon'ny rafitra ho an'ny SmartFusion2
Ity sary manaraka ity dia mampiseho ny fepetra takiana amin'ny famolavolana JTAG debugging ny processeur softcore, hita ao anaty lamba avy amin'ny SoftConsole mankany amin'ny JTAG interface tsara ho an'ny fitaovana SmartFusion2.
Sary 5-2. SmartFusion2 JTAG Debug Design
UJTAG_SEC
Ho an'ny fianakavian'ny fitaovana PolarFire, ity famoahana ity dia ahafahan'ny mpampiasa misafidy eo amin'ny UJTAG ary ujTAG_SEC, ny UJTAG_SEC_EN parameter ao amin'ny GUI dia hampiasaina hisafidianana izay tiana.
Ity sary manaraka ity dia mampiseho kisary tsotra izay maneho ny fifandraisana ara-batana amin'ny UJTAG/UJTAG_SEC ao amin'ny PolarFire.
Sary 5-3. PolarFire UJTAG_SEC Macro
Fehezan-drafitra
Ny drafitra miaraka amin'ny CoreJTAGNy debug dia mitaky ny fampiharana hanaraka ny teritery, amin'ny fikorianan'ny famolavolana, mba hamelana ny famakafakana ny fotoana hampiasaina amin'ny sehatra famantaranandro TCK.
Mba hanampiana ny teritery:
- Raha ampiasaina ny fikorianan'ny Enhanced Constraint ao amin'ny Libero v11.7 na ambony, tsindrio indroa ny Constraints > Manage Constraints ao amin'ny varavarankely DesignFlow ary tsindrio ny tabilao Timing.
- Ao amin'ny tabilao Timing ao amin'ny fikandrana Constraint Manager, tsindrio ny New mba hamoronana SDC vaovao file, ary anarana ny file. Ny teritery Design dia ahitana ny teritery loharanon'ny famantaranandro izay azo ampidirina amin'ity SDC banga ity file.
- Raha ny Classic Constraint mikoriana ao amin'ny Libero v11.7 na ambony no ampiasaina, tsindrio havanana Create Constraints > Time Constraint, ao amin'ny Design Flow varavarankely, ary avy eo dia tsindrio Create New Constraint. Mamorona SDC vaovao izany file. Ny teritery amin'ny famolavolana dia ahitana ny teritery loharanon'ny famantaranandro, izay ampidirina amin'ity SDC banga ity file.
- Kajy ny vanim-potoana TCK sy ny antsasaky ny fe-potoana. Ny TCK dia apetraka amin'ny 6 MHz rehefa vita ny debugging miaraka amin'ny FlashPro, ary apetraka amin'ny 30 MHz fara-fahakeliny ny fatrany rehefa tohanan'ny FlashPro5 ny debugging. Rehefa vitanao ity dingana ity dia ampidiro ao amin'ny SDC ireto teritery manaraka ireto file:
create_clock -name { TCK } \- fe-potoana TCK_PERIOD \
- onjam-peo { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Ho an'ny exampary, ireto teritery manaraka ireto dia ampiharina amin'ny endrika iray mampiasa matetika TCK 6 MHz.
create_clock -name { TCK } \ - fe-potoana 166.67 \
- onja { 0 83.33 } \ [ get_ports { TCK } ]
- Ampifandraiso ireo teritery rehetra files miaraka amin'ny Synthesis, Place-and-Route, ary Fanamarinana ny fotoana stages ao amin'ny Constraint Manager > Tabilao fotoana. Vita izany amin'ny fisafidianana ireo boaty fanamarinana mifandraika amin'ny SDC files izay nidiran'ny teritery
Tantara fanavaozana
| Anaran'ny seranan-tsambo | sakany | tari-dalana | Description |
| JTAG TAP Ports | |||
| TDI | 1 | fahan'ny | Data fitsapana In. Fampidirana angon-drakitra serial avy amin'ny TAP. |
| TCK | 1 | fahan'ny | Famantaranandro fitsapana. Loharanon'ny famantaranandro ho an'ireo singa misesy rehetra ao anatin'ny CoreJTAGDebug. |
| TMS | 1 | fahan'ny | Test Mode Select. |
| TDO | 1 | Output | Fitsapana data mivoaka. Famoahana angon-drakitra an-tariby mankany TAP. |
| TRSTB | 1 | fahan'ny | Fitsapana Reset. Fampidirana famerenana ambany mavitrika avy amin'ny TAP. |
| JTAG Target X Ports | |||
| TGT_TDO_x | 1 | fahan'ny | Andramo ny angona avy amin'ny debug target x mankany amin'ny TAP. Mifandraisa amin'ny seranan-tsambo TDO kendrena. |
| TGT_TCK_x | 1 | Output | Andramo ny famoahana ny famantaranandro hanesorana ny kendrena x. Ny TCK dia ampandrosoina amin'ny tambajotra manerantany, ambany skew anatiny ao anatin'ny CoreJTAGDebug. |
| TGT_TRST_x | 1 | Output | Active-High Test Reset. Ampiasaina ihany rehefa TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Output | Active-Low Test Reset. Ampiasaina ihany rehefa TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Output | Fomba fitsapana Safidio ny vokatra hamongorana ny kendrena x. |
| TGT_TDI_x | 1 | Output | Data fitsapana In. Fampidirana angona serial avy amin'ny tanjona debug x. |
| UJTAG_BYPASS_TCK_x | 1 | fahan'ny | Fampidirana famantaranandro andrana hanesorana ny kendrena x avy amin'ny pin GPIO. |
| UJTAG_BYPASS_TMS_x | 1 | fahan'ny | Test Mode Safidio ny debug target x avy amin'ny GPIO pin. |
| UJTAG_BYPASS_TDI_x | 1 | fahan'ny | Test Data In, angon-drakitra serial hanesorana ny kendrena x avy amin'ny pin GPIO. |
| UJTAG_BYPASS_TRSTB_x | 1 | fahan'ny | Andrana Reset. Avereno ny fampidirana hanesorana ny kendrena x avy amin'ny pin GPIO. |
| UJTAG_BYPASS_TDO_x | 1 | Output | Test Data Out, Data serial avy amin'ny debug target x avy amin'ny GPIO pin. |
| SEC Ports | |||
| EN_SEC | 1 | fahan'ny | Mamela ny fiarovana. Mamela ny famolavolan'ny mpampiasa hanilika ny fampidirana TDI sy TRSTB ivelany amin'ny TAP.NITANDRINA: Tandremo tsara rehefa mampifandray ity seranana ity. Jereo ny fanamarihana etsy ambany sy ny Programming Device raha mila fanazavana fanampiny. |
| TDI_SEC | 1 | fahan'ny | TDI Security override. Manafoana ny fampidirana TDI ivelany amin'ny TAP rehefa HIGH ny EN_SEC. |
| TRSTB_SEC | 1 | fahan'ny | TRSTB Security override. Manova ny fampidirana TRSTB ivelany amin'ny TAP rehefa SEC_EN dia HIGH. |
| UTRSTB | 1 | Output | Test Reset Monitor |
| UTMS | 1 | Output | Test Mode Select Monitor |
Ny Microchip Webtoerana
Microchip dia manome fanohanana an-tserasera amin'ny alàlan'ny anay website at www.microchip.com/. izany website no ampiasaina hanaovana files sy fampahalalana mora azon'ny mpanjifa. Ny sasany amin'ireo atiny misy dia ahitana:
- Product Support - Taratasy data sy fahadisoana, naoty fampiharana ary sampny programa, loharanon-drafitra, torolalana ho an'ny mpampiasa sy antontan-taratasy fanohanana fitaovana, famoahana rindrambaiko farany ary rindrambaiko voatahiry
- Fanohanana ara-teknika ankapobeny - Fanontaniana matetika (FAQ), fangatahana fanohanana ara-teknika, vondrona fifanakalozan-kevitra an-tserasera, lisitry ny mpikambana ao amin'ny programa mpiara-miombon'antoka Microchip
- Business ny Microchip - Mpifidy vokatra sy toro-làlana, famoahana gazety Microchip farany, lisitry ny seminera sy hetsika, lisitry ny birao fivarotana Microchip, mpaninjara ary solontenan'ny orinasa
Serivisy fampandrenesana fanovana vokatra
Ny serivisy fampandrenesana fanovana ny vokatra an'ny Microchip dia manampy amin'ny fitazonana ny mpanjifa amin'ny vokatra Microchip. Hahazo fampandrenesana mailaka ny mpanjifa isaky ny misy fiovana, fanavaozana, fanavaozana na fahadisoana mifandraika amin'ny fianakaviana vokatra voafaritra na fitaovana fampandrosoana mahaliana.
Raha te hisoratra anarana dia mandehana any www.microchip.com/pcn ary araho ny toromarika fisoratana anarana Customer Support Ireo mpampiasa ny vokatra Microchip dia afaka mahazo fanampiana amin'ny alàlan'ny fantsona maromaro:
- Mpizara na solontena
- Biraon'ny varotra eo an-toerana
- Embedded Solutions Engineer (ESE)Tohanana ara-teknika Ny mpanjifa dia tokony hifandray amin'ny mpaninjara, solontenany na ESE mba hahazoana fanohanana. Misy ihany koa ny birao fivarotana eo an-toerana hanampy ny mpanjifa. Ny lisitr'ireo biraon'ny varotra sy toerana dia tafiditra ao anatin'ity antontan-taratasy ity.
Ny fanohanana ara-teknika dia azo alaina amin'ny alàlan'ny webtranokala amin'ny: www.microchip.com/support
Fitaovana fiarovana amin'ny kaody microchip
Mariho ireto antsipiriany manaraka momba ny fiarovana ny kaody amin'ny fitaovana Microchip:
- Ny vokatra microchip dia mahafeno ny fepetra voarakitra ao amin'ny takelaka data Microchip manokana.
- Mino ny Microchip fa azo antoka ny fianakavian'ny vokatra rehefa ampiasaina amin'ny fomba nokasaina sy ao anatin'ny toe-javatra mahazatra.
- Misy fomba tsy marina ary mety tsy ara-dalàna ampiasaina amin'ny fikasana handika ny fiarovana ny kaody amin'ny fitaovana Microchip. Mino izahay fa ireo fomba ireo dia mitaky ny fampiasana ny vokatra Microchip amin'ny fomba ivelan'ny fepetra fampandehanana voarakitra ao amin'ny takelaka data an'ny Microchip. Ny fiezahana handika ireo endri-piarovana kaody ireo, azo inoana, dia tsy ho vita raha tsy manitsakitsaka ny zon'ny fananana ara-tsaina an'ny Microchip.
- Ny Microchip dia vonona ny hiara-hiasa amin'ny mpanjifa rehetra izay manahy momba ny fahamarinan'ny code.
- Na ny Microchip na ny mpanamboatra semiconductor hafa dia tsy afaka miantoka ny fiarovana ny code. Ny fiarovana ny kaody dia tsy midika fa manome antoka izahay fa "tsy vaky" ny vokatra. Mivoatra hatrany ny fiarovana ny kaody. Izahay ato amin'ny Microchip dia manolo-tena hanatsara hatrany ny fiarovana ny kaody amin'ny vokatray. Mety ho fanitsakitsahana ny Lalàna Digital Millennium Copyright Act ny fikasana handrava ny fiarovana ny kaody Microchip. Raha toa ka mamela ny fidirana tsy nahazoana alalana amin'ny rindrambaiko na asa hafa voaaro amin'ny zon'ny mpamorona ny hetsika toy izany, dia mety manan-jo hitory fanamaivanana ianao araka io lalàna io.
Fampandrenesana ara-dalàna
Ny fampahalalana voarakitra ato amin'ity boky ity dia natao ho an'ny tanjona tokana amin'ny famolavolana sy fampiasana ny vokatra Microchip. Ny fampahalalana momba ny fampiharana fitaovana sy ny toy izany dia omena ho an'ny fanamorana anao fotsiny ary mety hosoloina fanavaozana. Anjaranao ny miantoka fa mifanaraka amin'ny fepetra takianao ny fampiharanao.
MICROCHIP "AS IS" no omen'ity fampahalalana ity. MICROCHIP TSY MANAO REPRESENTATION
NA WARRANTY NA INONA NA IZANY NA TSY MAINTSY NA TSY MAINTSY, VOASORATRA NA AM-BAVANA, OLONA
NA HAFA, Mifandraisa amin'ny fampahalalana misy fa tsy voafetra ho an'izay rehetra voalaza
TOKONY NY TSY FANDROSOANA, NY FAHAISAN'NY MPIVAROTRA, ARY NY FAHAMEZANA HO AN'NY TANJONA IZAY NA TOKONY Mifandraisa amin'ny toe-javatra, ny kalitaony, na ny fahombiazany. Na ahoana na ahoana, ny MICROCHIP dia tsy ho tompon'andraikitra amin'ny zava-drehetra, na inona na inona, na inona na inona, na inona na inona, na inona na inona, na inona na inona antony, na inona na inona antony, na inona na inona antony, na inona na inona antony, na inona na inona mitranga, na inona na inona mitranga, na inona na inona mitranga. NA NY VOALOHANY ny fahasimbana. HATRAMIN'NY FEPETRA FENO AVERIN'NY LALANA, TSY MIHOATRA NY VON'NY SARAM-DARA, RAHA MISY, NALOHA MICROCHIP REHETRA AMIN'NY FITAKIANA REHETRA AMIN'NY FOMBA NAHAFANTARANA NA NY FAMPIASANA IZANY. Ny fampiasana ny fitaovana Microchip amin'ny fanohanana aina sy/na ny fiarovana dia tandindomin-doza tanteraka ny mpividy, ary ny mpividy dia manaiky ny hiaro, manonitra ary mitazona Microchip tsy mampidi-doza amin'ny fahavoazana rehetra, fitakiana, fitoriana, na fandaniana vokatry ny fampiasana izany. Tsy misy fahazoan-dàlana ampitaina, an-kolaka na amin'ny fomba hafa, eo ambanin'ny zon'ny fananana ara-tsaina Microchip raha tsy misy filazana hafa.
| Amerika | ASIA/PACIFIC | ASIA/PACIFIC | Eoropa |
| Biraon'ny orinasa2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Fax: 480-792-7277Fanohanana ara-teknika: www.microchip.com/support Web Adiresy: www.microchip.com AtlantaDuluth, GAtel: 678-957-9614Fax: 678-957-1455Austin, TXTel: 512-257-3370Boston Westborough, MA Tel: 774-760-0087Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071Fax: 630-285-0075DallasAddison, TXTel: 972-818-7423Fax: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TXTel: 281-894-5983Indianapolis Noblesville, IN Tel: 317-773-8323Fax: 317-773-5453Tel: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523Fax: 949-462-9608Tel: 951-273-7800Raleigh, NCTel: 919-844-7510New York, NYTel: 631-435-6000San Jose, CATel: 408-735-9110Tel: 408-436-4270Kanada - TorontoTel: 905-695-1980 Fax: 905-695-2078 | Aostralia - SydneyTel: 61-2-9868-6733Sina - BeijingTel: 86-10-8569-7000Shina - ChengduTel: 86-28-8665-5511Sina - ChongqingTel: 86-23-8980-9588Sina - DongguanTel: 86-769-8702-9880Sina - GuangzhouTel: 86-20-8755-8029Sina - HangzhouTel: 86-571-8792-8115Shina - Hong Kong SARTel: 852-2943-5100Sina - NanjingTel: 86-25-8473-2460Sina - QingdaoTel: 86-532-8502-7355Sina - ShanghaiTel: 86-21-3326-8000Shina - ShenyangTel: 86-24-2334-2829Sina - ShenzhenTel: 86-755-8864-2200Sina - SuzhouTel: 86-186-6233-1526Sina - WuhanTel: 86-27-5980-5300China - XianTel: 86-29-8833-7252Sina - XiamenTel: 86-592-2388138Sina - ZhuhaiTel: 86-756-3210040 | India - BangaloreTel: 91-80-3090-4444India - New DelhiTel: 91-11-4160-8631India - PuneTel: 91-20-4121-0141Japana - OsakaTel: 81-6-6152-7160Japana - TokyoTel: 81-3-6880-3770Korea - DaeguTel: 82-53-744-4301Korea - SeoulTel: 82-2-554-7200Malezia - Kuala LumpurTel: 60-3-7651-7906Malezia - PenangTel: 60-4-227-8870Filipina - ManilleTel: 63-2-634-9065SINGAPOURTel: 65-6334-8870Taiwan - Hsin ChuTel: 886-3-577-8366Taiwan - KaohsiungTel: 886-7-213-7830TAÏWAN – TaipeiTel: 886-2-2508-8600Thailand - BangkokTel: 66-2-694-1351Vietnam - Ho Chi MinhTel: 84-28-5448-2100 | Aotrisy - WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Danemark - CopenhagueTel: 45-4485-5910Fax: 45-4485-2829Finland - EspooTel: 358-9-4520-820France - ParisTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Alemaina - GarchingTel: 49-8931-9700Alemaina - HaanTel: 49-2129-3766400Alemaina - HeilbronnTel: 49-7131-72400Alemaina - KarlsruheTel: 49-721-625370Alemaina - MunichTel: 49-89-627-144-0Fax: 49-89-627-144-44Alemaina - RosenheimTel: 49-8031-354-560Israely – Ra’ananaTel: 972-9-744-7705Italy - MilanTel: 39-0331-742611Fax: 39-0331-466781Italy - PadovaTel: 39-049-7625286Holandy - DrunenTel: 31-416-690399Fax: 31-416-690340Norvezy - TrondheimTel: 47-72884388Polonina - VarsoviaTel: 48-22-3325737Romania - BucarestTel: 40-21-407-87-50Espana - MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Soeda - GothenbergTel: 46-31-704-60-40Soeda - StockholmTel: 46-8-5090-4654UK - WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820 |
Documents / Loharano
 |
Microchip Technology CoreJTAGDebug Processors [pdf] Torolàlana ho an'ny mpampiasa CoreJTAGDebug Processors, CoreJTAGDebug, Processors |
