Microchip Technology Core JTAG Guia d'usuari de processadors de depuració

Introducció

Core JTAG Debug v4.0 facilita la connexió del Joint Test Action Group (JTAG) processadors de nucli suau compatibles amb JTAG Pins TAP o d'entrada/sortida de propòsit general (GPIO) per a la depuració. Aquest nucli IP facilita la depuració d'un màxim de 16 processadors de nucli suau dins d'un únic dispositiu i també proporciona suport per a la depuració de processadors en quatre dispositius separats mitjançant GPIO.

Característiques

CoreJTAGDebug té les següents característiques clau:

• Proporciona l'accés a la tela al JTAG interfície a través de JTAG AIXETA.
• Proporciona l'accés a la tela al JTAG interfície a través dels pins GPIO.
• Configura el suport del codi IR per a JTAG tunelatge.
• Admet l'enllaç de diversos dispositius a través de JTAG AIXETA.
• Admet la depuració multiprocessador.
• Promou senyals de rellotge i restabliment separats als recursos d'encaminament de baixa inclinació.
• Admet el restabliment de l'objectiu actiu-baix i actiu-alt.
• Suporta el JTAG Interfície de monitor de seguretat (UJTAG_SEC) per a dispositius PolarFire.

Versió bàsica
Aquest document s'aplica a CoreJTAGDepuració v4.0

Famílies amb suport

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• SmartFusion
• ProASIC3/3E/3L
• IGLOU
• IGLOOe/+

Ús i rendiment del dispositiu

Les dades d'ús i rendiment es mostren a la taula següent per a les famílies de dispositius compatibles. Les dades enumerades en aquesta taula són només orientatives. La utilització global del dispositiu i el rendiment del nucli depèn del sistema.
Taula 1. Ús i rendiment del dispositiu

Família	Rajoles seqüencials	Combinatòria	Total	Ús Dispositiu	% total	Rendiment (MHz)
PolarFire	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
SmartFusion2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
SmartFusion	17	151	4608	A2F200M3F	3.65	63.53
IGLOU	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Nota: Les dades d'aquesta taula es van aconseguir mitjançant el Verilog RTL amb la configuració típica de síntesi i disseny a les parts -1. Els paràmetres de nivell superior o els genèrics es van deixar a la configuració predeterminada.

Descripció funcional

CoreJTAGDebug utilitza l'UJTAG macro dura per proporcionar accés al fitxer JTAG interfície del teixit FPGA. La UJTAG La macro dura facilita la connexió a la sortida del controlador MSS o ASIC TAP des del teixit. Només, una instància de la UJTAG macro està permesa a la tela.
Figura 1-1. CoreJTAGDiagrama de blocs de depuració

CoreJTAGDebug conté una instanciació de uj_jtag controlador de túnel, que implementa un JTAG controlador de túnel per facilitar JTAG túnel entre un programador FlashPro i un processador softcore objectiu. El processador softcore està connectat a través de la FPGA dedicada JTAG pins de la interfície. Exploracions IR des de JTAG la interfície és inaccessible al teixit FPGA. Per tant, es requereix el protocol del túnel per facilitar les exploracions IR i DR a l'objectiu de depuració, que admet l'estàndard de la indústria J.TAG interfície. El controlador del túnel descodifica el paquet del túnel transferit com a exploració DR i genera una exploració IR o DR resultant, basada en el contingut del paquet de túnel i el contingut del registre IR proporcionat a través d'UIREG. El controlador del túnel també descodifica el paquet del túnel, quan el contingut del registre IR coincideix amb el seu codi IR.

Figura 1-2. Protocol de paquets de túnel

Un paràmetre de configuració proporciona la configuració del codi IR utilitzat pel controlador del túnel. Per facilitar la depuració de diversos processadors softcore dins d'un únic disseny, el nombre de controladors de túnels creats es poden configurar d'1 a 16, proporcionant una JTAG interfície compatible amb cada processador objectiu. Aquests processadors objectiu són adreçables a través d'un codi IR únic establert en el moment de la instanciació.

S'instancia un buffer CLKINT o BFR a la línia TGT_TCK de cada interfície de depuració del processador de destinació.

La línia URSTB des de la UJTAG macro (TRSTB) es promociona com a recurs global dins de CoreJTAGDepuració. Es col·loca un inversor opcional a la línia TGT_TRST dins de CoreJTAGDepuració per a la connexió a un objectiu de depuració, que després s'espera que estigui connectat a una font de restabliment activa-alta. Es configura quan se suposa que el senyal TRSTB entrant des del JTAG TAP està actiu baix. Si aquesta configuració requereix un o més objectius de depuració, es consumirà un recurs d'encaminament global addicional.

La línia URSTB des de la UJTAG macro (TRSTB) es promociona com a recurs global dins de CoreJTAGDepuració. Es col·loca un inversor opcional a la línia TGT_TRST dins de CoreJTAGDepuració per a la connexió a un objectiu de depuració, que després s'espera que estigui connectat a una font de restabliment activa-alta. Es configura quan se suposa que el senyal TRSTB entrant des del JTAG TAP està actiu baix. TGT_TRSTN és la sortida baixa activa per defecte per a l'objectiu de depuració. Si aquesta configuració requereix un o més objectius de depuració, es consumirà un recurs d'encaminament global addicional.

Figura 1-3. CoreJTAGDepuració de dades de sèrie i rellotge

Encadenament de dispositius

Consulteu les Guies d'usuari de programació FPGA per a la placa o família de desenvolupament específica. Cada tauler de desenvolupament pot funcionar a diferents volumstages, i podeu optar per verificar si és possible amb les seves plataformes de desenvolupament. A més, si utilitzeu diverses plaques de desenvolupament, assegureu-vos que comparteixen un terreny comú.

A través de FlashPro Header
Per donar suport a l'encadenament de diversos dispositius al teixit mitjançant la capçalera de FlashPro, múltiples instàncies de uj_jtag són necessaris. Aquesta versió del nucli proporciona accés a un màxim de 16 nuclis sense necessitat d'instanciar manualment uj_jtag. Cada nucli té un codi IR únic (de 0x55 a 0x64) que proporcionarà accés al nucli específic que coincideixi amb el codi d'identificació.

Figura 1-4. Múltiples processadors en un sol dispositiu Dispositiu únic

Per utilitzar CoreJTAGDepureu diversos dispositius, un dels dispositius ha de convertir-se en el mestre. Aquest dispositiu conté el CoreJTAGNucli de depuració. Cada processador es connecta de la següent manera:
Figura 1-5. Múltiples processadors en dos dispositius

Per depurar un nucli en un altre tauler, el JTAG senyals de CoreJTAGDebug es promocionen a pins de primer nivell a SmartDesign. Després es connecten a JTAG senyals directament al processador.
Nota: Un CoreJTAGLa depuració, al disseny del segon tauler, és opcional. Tingueu en compte que l'UJ_JTAG La macro i la capçalera de FlashPro no s'utilitzen en el disseny de la segona placa.

Per seleccionar un processador per a la depuració a SoftConsole, feu clic a les configuracions de depuració i, a continuació, feu clic a la pestanya Depurador.

L'ordre, que es mostra a la imatge següent, s'executa.

Figura 1-6. Configuració del depurador UJ_JTAG_IRCODE

La UJ_JTAG_IRCODE es pot canviar en funció del processador que esteu depurant. Per example: per depurar un processador al dispositiu 0, l'UJ_JTAG_IRCODE es pot establir a 0x55 o 0x56.

A través de GPIO
Per depurar amb GPIO, el paràmetre UJTAG S'ha seleccionat _BYPASS. Es poden depurar un i quatre nuclis mitjançant capçaleres o pins GPIO. Per executar una sessió de depuració mitjançant GPIO de SoftConsole v5.3 o superior, la configuració de depuració s'ha de configurar de la següent manera:
Figura 1-7. Configuració del depurador GPIO

Nota: Si esteu depurant mitjançant GPIO, no podeu depurar el processador simultàniament mitjançant la capçalera FlashPro o l'Embedded FlashPro5, a les plaques de desenvolupament. Per example: FlashPro Header o Embedded FlashPro5 estan disponibles per facilitar la depuració mitjançant Identify o SmartDebug.
Figura 1-8. Depuració de pins GPIO

Encadenament de dispositius mitjançant pins GPIO
Per donar suport a l'encadenament de diversos dispositius mitjançant GPIO, la UJTAGCal seleccionar el paràmetre _BYPASS. A continuació, els senyals TCK, TMS i TRSTb es poden promocionar a ports de primer nivell. Tots els processadors de destinació tenen TCK, TMS i TRSTb. Aquests no es mostren a continuació.
Figura 1-9. Encadenament de dispositius mitjançant pins GPIO

En un element bàsic de JTAG cadena, el TDO d'un processador es connecta al TDI d'un altre processador i continua fins que tots els processadors estan encadenats, d'aquesta manera. El TDI del primer processador i el TDO de l'últim processador es connecten a JTAG programador encadenant tots els processadors. El JTAG els senyals dels processadors s'encaminen a CoreJTAGDepuració, on es poden encadenar. Si s'ha completat l'encadenament entre diversos dispositius, el dispositiu amb CoreJTAGDebug es converteix en el dispositiu mestre.

En un escenari de depuració GPIO, on no s'assigna un codi IR a cada processador, s'utilitza un script OpenOCD modificat per seleccionar quin dispositiu s'està depurant. Es modifica un script d'OpenOCD per seleccionar quin dispositiu es depura. Per a un disseny Mi-V, el file es troba a la ubicació d'instal·lació de SoftConsole, sota openocd/scripts/board/microsemi-riscv.cfg. Per als altres processadors, el files es troben a la mateixa ubicació d'openocd.
Nota:  Les opcions de configuració de depuració també s'han d'actualitzar, si el file es rebateja

Figura 1-10. Configuració de depuració

Obriu nom d'usuari-riscv-gpio-chain.cfg, el següent és un exempleampel que s'ha de veure:

Figura 1-11. Configuració MIV File

La configuració següent funciona per a la depuració d'un sol dispositiu mitjançant GPIO. Per a la depuració d'una cadena, s'han d'afegir ordres addicionals, de manera que els dispositius que no estan depurats es posen en mode bypass.

Per a dos processadors en una cadena, els següents sampl'ordre s'executa:

Això permet depurar el processador Target softcore 1 posant el Target softcore Processor 0 al mode bypass. Per depurar el processador Target softcore 0, s'utilitza l'ordre següent:

Nota:  L'única diferència entre aquestes dues configuracions és que la font, que anomena configuració Microsemi RISCV file (microsemi-riscv.cfg) o bé arriba primer, quan es depura el processador Target softcore 0, o bé, en segon lloc, quan es depura el processador Target Softcore 1. Per a més de dos dispositius de la cadena, cal afegir j addicionals.tag s'afegeix newtaps. Per example, si hi ha tres processadors en una cadena, s'utilitza l'ordre següent:

Figura 1-12. Exampel sistema de depuració

Interfície

Les seccions següents tracten informació relacionada amb la interfície.

Paràmetres de configuració

Les opcions de configuració per a CoreJTAGLa depuració es descriu a la taula següent. Si cal una configuració diferent de la predeterminada, utilitzeu el quadre de diàleg Configuració a SmartDesign per seleccionar els valors adequats per a les opcions configurables.
Taula 2-1. CoreJTAGOpcions de configuració de depuració

Nom	Interval vàlid	Per defecte	Descripció
NUM_DEBUG_TGTS	1-16	1	El nombre d'objectius de depuració disponibles mitjançant FlashPro (UJTAG_DEBUG = 0) és 1-16. El nombre d'objectius de depuració disponibles mitjançant GPIO (UJTAG_DEBUG = 1) és 1-4.
IR_CODE_TGT_x	0X55-0X64	0 X 55	JTAG Codi IR, un per objectiu de depuració. El valor especificat ha de ser únic per a aquest objectiu de depuració. El controlador del túnel associat amb aquesta interfície de destinació de depuració només condueix TDO i condueix la interfície de depuració de destinació, quan el contingut del registre IR coincideix amb aquest codi IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: la sortida TGT_TRSTN_x està connectada a una forma global de la sortida URSTB activa-baixa de l'UJTAG macro.1: la sortida TGT_TRST està connectada internament a una forma global invertida de la sortida URSTB activa-baixa de l'UJTAG macro. Es consumeix un recurs d'encaminament global addicional si aquest paràmetre s'estableix a 1 per a qualsevol objectiu de depuració.
UJTAG_BYPASS	0-1	0	0: La depuració GPIO està desactivada, la depuració està disponible a través de la capçalera de FlashPro o l'Embedded FlashPro5.1: La depuració GPIO està habilitada, la depuració està disponible a través dels pins GPIO seleccionats per l'usuari al tauler.Nota:  Quan la depuració es fa mitjançant GPIO, s'executa l'ordre de depuració següent a les opcions de depuració de SoftConsole: "—ordre "set FPGA_TAP N"".
UJTAG_SEC_EN	0-1	0	0: UJTAG se selecciona la macro si UJTAG_BYPASS = 0. 1: UJTAGLa macro _SEC està seleccionada si UJTAG_BYPASS= 0.Nota:  Aquest paràmetre només s'aplica a PolarFire. És a dir, FAMÍLIA = 26.

Descripcions de senyals
La taula següent enumera les descripcions del senyal per a CoreJTAGDepuració.
Taula 2-2. CoreJTAGSenyals d'E/S de depuració

Nom	Interval vàlid	Per defecte	Descripció
NUM_DEBUG_TGTS	1-16	1	El nombre d'objectius de depuració disponibles mitjançant FlashPro (UJTAG_DEBUG = 0) és 1-16. El nombre d'objectius de depuració disponibles mitjançant GPIO (UJTAG_DEBUG = 1) és 1-4.
IR_CODE_TGT_x	0X55-0X64	0 X 55	JTAG Codi IR, un per objectiu de depuració. El valor especificat ha de ser únic per a aquest objectiu de depuració. El controlador del túnel associat amb aquesta interfície de destinació de depuració només condueix TDO i condueix la interfície de depuració de destinació, quan el contingut del registre IR coincideix amb aquest codi IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: la sortida TGT_TRSTN_x està connectada a una forma global de la sortida URSTB activa-baixa de l'UJTAG macro.1: la sortida TGT_TRST està connectada internament a una forma global invertida de la sortida URSTB activa-baixa de l'UJTAG macro. Es consumeix un recurs d'encaminament global addicional si aquest paràmetre s'estableix a 1 per a qualsevol objectiu de depuració.
UJTAG_BYPASS	0-1	0	0: La depuració GPIO està desactivada, la depuració està disponible a través de la capçalera de FlashPro o l'Embedded FlashPro5.1: La depuració GPIO està habilitada, la depuració està disponible a través dels pins GPIO seleccionats per l'usuari al tauler.Nota:  Quan la depuració es fa mitjançant GPIO, s'executa l'ordre de depuració següent a les opcions de depuració de SoftConsole: "—ordre "set FPGA_TAP N"".
UJTAG_SEC_EN	0-1	0	0: UJTAG se selecciona la macro si UJTAG_BYPASS = 0. 1: UJTAGLa macro _SEC està seleccionada si UJTAG_BYPASS= 0.Nota:  Aquest paràmetre només s'aplica a PolarFire. És a dir, FAMÍLIA = 26.

Notes:

• Tots els senyals del JTAG La llista de ports TAP anterior s'ha de promocionar a ports de primer nivell a SmartDesign.
• Els ports SEC només estan disponibles quan UJTAG_SEC_EN està habilitat mitjançant CoreJTAGGUI de configuració de depuració.
• Tingueu especial cura quan connecteu l'entrada EN_SEC. Si EN_SEC es promociona a un port de nivell superior (pin d'entrada del dispositiu), heu d'accedir a Configurar estats d'E/S durant JTAG Secció de programació de Disseny de programa al flux de Libero i assegureu-vos que l'estat I/0 (només sortida) per al port EN_SEC estigui establert a 1.

Registre Mapa i descripcions

No hi ha registres per a CoreJTAGDepuració.

Flux d'eines

Les seccions següents tracten informació relacionada amb el flux d'eines.

llicència

No cal una llicència per utilitzar aquest nucli IP amb Libero SoC.

RTL
Es proporciona codi RTL complet per al nucli i els bancs de proves, cosa que permet que el nucli s'instanciï amb SmartDesign. La simulació, la síntesi i el disseny es poden realitzar dins del Libero SoC.

Disseny intel·ligent
Un exampli s'instancia view de CoreJTAGLa depuració es mostra a la figura següent. Per obtenir més informació sobre com utilitzar SmartDesign per crear una instancia i generar nuclis, consulteu la Guia d'usuari de l'ús de DirectCore a Libero® SoC.
Figura 4-1. SmartDesign CoreJTAGInstància de depuració View utilitzant JTAG Capçalera

Figura 4-2. SmartDesign CoreJTAGDepuració de la instància mitjançant pins GPIO

Configuració de CoreJTAGDepuració a SmartDesign

El nucli es configura mitjançant la GUI de configuració a SmartDesign. Un exampEl fitxer de la GUI es mostra a la figura següent.
Figura 4-3. Configuració de CoreJTAGDepuració a SmartDesign

Per a PolarFire, UJTAG_SEC selecciona la UJTAG_SEC macro en lloc de la UJTAG macro quan UJTAG_BYPASS està desactivat. S'ignora per a totes les altres famílies.
El nombre d'objectius de depuració es pot configurar fins a 16 objectius de depuració, amb UJTAG_BYPASS desactivat i fins a 4 objectius de depuració, amb UJTAG_BYPASS habilitat.
UJTAG_BYPASS selecciona la depuració mitjançant UJTAG i la capçalera de FlashPro i depuració mitjançant pins GPIO.
El codi IR # objectiu és el codi JTAG Codi IR donat a l'objectiu de depuració. Aquest ha de ser un valor únic dins de l'interval especificat a Taula 2-1.

Fluxos de simulació

Es proporciona un banc de proves d'usuari amb CoreJTAGDepuració. Per executar simulacions:

1. Seleccioneu el flux del banc de proves d'usuari dins de l'SmartDesign.
2. Feu clic a Desa i genera al panell Genera. Seleccioneu el banc de proves d'usuari a la GUI de configuració bàsica.

Quan SmartDesign genera el projecte Libero, instal·la el banc de proves de l'usuari files. Per executar el banc de proves d'usuari:

1. Estableix l'arrel del disseny al CoreJTAGInstanciació de depuració al panell de jerarquia de disseny de Libero.
2. Feu clic a Verifica el disseny presintetitzat > Simula a la finestra Flux de disseny del Libero. Això inicia ModelSim i executa automàticament la simulació.

Síntesi en Libero

Per executar la síntesi:

1. Feu clic a la icona Sintetitza a la finestra Flux de disseny del Libero SoC per sintetitzar el nucli. Alternativament, feu clic amb el botó dret a l'opció Sintetitzar a la finestra Flux de disseny i seleccioneu Obre interactivament. La finestra Síntesi mostra el projecte Synplify®.
2. Feu clic a la icona Executar.
   Nota: Per a RTG4, hi ha un avís mitigat de transitori d'esdeveniments (SET), que es pot ignorar, ja que aquesta IP només s'utilitza amb finalitats de desenvolupament i no s'utilitzarà en un entorn de radiació.

Lloc i ruta a Libero

Un cop finalitzada la síntesi, feu clic a la icona Col·loca i ruta a Libero SoC per iniciar el procés de col·locació.

Programació de dispositius

Si s'utilitza la funció UJAG_SEC i EN_SEC es promociona a un port de nivell superior (pin d'entrada del dispositiu), heu d'accedir a Configurar estats d'E/S durant JTAG Secció de programació de Disseny de programa al flux de Libero i assegureu-vos que l'estat I/0 (només sortida) per al port EN_SEC estigui establert a 1.

Aquesta configuració és necessària per mantenir l'accés al fitxer JTAG port per a la reprogramació del dispositiu, perquè el valor definit del registre d'exploració de límits (BSR) anul·la qualsevol nivell lògic extern a EN_SEC durant la reprogramació.

Integració de sistemes

Les seccions següents discuteixen la informació relacionada amb la integració del sistema.

Disseny a nivell de sistema per a IGLOO2/RTG4

La figura següent mostra els requisits de disseny per realitzar JTAG depuració d'un processador softcore, situat al teixit des de SoftConsole fins a JTAG interfície per a dispositius IGLOO2 i RTG4.
Figura 5-1. RTG4/IGLOO2 JTAG Disseny de depuració

Disseny a nivell de sistema per a SmartFusion2

La figura següent mostra els requisits de disseny per realitzar JTAG depuració d'un processador softcore, situat a la tela des de SoftConsole fins a JTAG interfície per a dispositius SmartFusion2.
Figura 5-2. SmartFusion2 JTAG Disseny de depuració

UJTAG_SEC

Per a la família de dispositius PolarFire, aquesta versió permet a l'usuari triar entre UJTAG i UJTAG_SEC, la UJTAGEl paràmetre _SEC_EN de la GUI s'utilitzarà per seleccionar quin es desitja.

La figura següent mostra un diagrama senzill que representa les interfícies físiques d'UJTAG/UJTAG_SEC a PolarFire.

Figura 5-3. PolarFire UJTAG_SEC Macro

Restriccions de disseny

Els dissenys amb CoreJTAGLa depuració requereix que l'aplicació segueixi les restriccions, en el flux de disseny, per permetre que l'anàlisi de temps s'utilitzi al domini del rellotge TCK.

Per afegir les restriccions:

1. Si s'utilitza el flux de restriccions millorades al Libero v11.7 o superior, feu doble clic a Restriccions > Gestiona les restriccions a la finestra DesignFlow i feu clic a la pestanya Temporització.
2. A la pestanya Temporització de la finestra Gestor de restriccions, feu clic a Nou per crear un SDC nou file, i anomena file. Les restriccions de disseny inclouen les restriccions d'origen del rellotge que es poden introduir en aquest SDC en blanc file.
3. Si s'utilitza la restricció clàssica a Libero v11.7 o superior, feu clic amb el botó dret a Crea restriccions > Limitació de temps, a la finestra Flux de disseny i, a continuació, feu clic a Crea una restricció nova. Es crea una nova SDC file. Les restriccions de disseny inclouen les restriccions d'origen del rellotge, que s'introdueixen en aquest SDC en blanc file.
4. Calcula el període TCK i el període mitjà. El TCK s'estableix en 6 MHz quan la depuració es fa amb FlashPro i s'estableix en una freqüència màxima de 30 MHz quan la depuració és compatible amb FlashPro5. Després d'haver completat aquest pas, introduïu les restriccions següents al SDC file:
   crea_rellotge -nom { TCK } \
   • període TCK_PERIOD \
   • forma d'ona { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Per exempleamps'apliquen les restriccions següents per a un disseny que utilitza una freqüència TCK de 6 MHz.
     crea_rellotge -nom { TCK } \
   • període 166.67 \
   • forma d'ona { 0 83.33 } \ [ get_ports { TCK } ]
5. Associa totes les restriccions files amb la verificació de síntesi, lloc i ruta i temps stages a la Gestor de restriccions > Pestanya de temporització. Això es completa seleccionant les caselles de verificació relacionades per al SDC files en què s'han introduït les restriccions

Historial de revisions

Nom del port	Amplada	Direcció	Descripció
JTAG Ports TAP
TDI	1	Entrada	Dades de prova d'entrada. Entrada de dades en sèrie des de TAP.
TCK	1	Entrada	Rellotge de prova. Font del rellotge a tots els elements seqüencials dins de CoreJTAGDepuració.
TMS	1	Entrada	Selecció del mode de prova.
TDO	1	Sortida	Dades de prova fora. Sortida de dades en sèrie a TAP.
TRSTB	1	Entrada	Prova de restabliment. Entrada activa de restabliment baix des de TAP.
JTAG Ports X objectiu
TGT_TDO_x	1	Entrada	Proveu les dades de l'objectiu de depuració x al TAP. Connecteu-vos al port TDO de destinació.
TGT_TCK_x	1	Sortida	Prova la sortida del rellotge per depurar l'objectiu x. TCK es promou a una xarxa global i de baixa inclinació internament dins de CoreJTAGDepuració.
TGT_TRST_x	1	Sortida	Reinicialització de la prova activa-alta. Només s'utilitza quan TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Sortida	Reinicialització de la prova activa-baix. Només s'utilitza quan TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Sortida	Mode de prova Seleccioneu la sortida per depurar l'objectiu x.
TGT_TDI_x	1	Sortida	Dades de prova d'entrada. Entrada de dades en sèrie des de l'objectiu de depuració x.
UJTAG_BYPASS_TCK_x	1	Entrada	Prova l'entrada del rellotge per depurar l'objectiu x des del pin GPIO.
UJTAG_BYPASS_TMS_x	1	Entrada	Mode de prova Seleccioneu per depurar l'objectiu x des del pin GPIO.
UJTAG_BYPASS_TDI_x	1	Entrada	Dades de prova a, dades en sèrie per depurar l'objectiu x del pin GPIO.
UJTAG_BYPASS_TRSTB_x	1	Entrada	Prova de restabliment. Restableix l'entrada per depurar l'objectiu x des del pin GPIO.
UJTAG_BYPASS_TDO_x	1	Sortida	Sortida de dades de prova, dades en sèrie de l'objectiu de depuració x del pin GPIO.
Ports SEC
EN_SEC	1	Entrada	Activa la seguretat. Permet que el disseny de l'usuari anul·li l'entrada externa TDI i TRSTB al TAP.Precaució: Tingueu especial cura en connectar aquest port. Consulteu la nota següent i la Programació del dispositiu per obtenir més detalls.
TDI_SEC	1	Entrada	Anulació de seguretat de TDI. Anul·la l'entrada TDI externa al TAP quan EN_SEC és HIGH.
TRSTB_SEC	1	Entrada	TRSTB Anulació de seguretat. Anul·la l'entrada TRSTB externa al TAP quan SEC_EN és HIGH.
UTRSTB	1	Sortida	Prova de restabliment del monitor
UTMS	1	Sortida	Monitor de selecció del mode de prova

El Microxip Weblloc

Microxip ofereix suport en línia a través del nostre weblloc a www.microchip.com/. Això weblloc s'utilitza per fer filei informació fàcilment disponible per als clients. Alguns dels continguts disponibles inclouen:

• Suport al producte – Fulls de dades i errates, notes d'aplicació i sampprogrames, recursos de disseny, guies d'usuari i documents de suport de maquinari, últimes versions de programari i programari arxivat
• Suport tècnic general - Preguntes freqüents (FAQ), sol·licituds d'assistència tècnica, grups de discussió en línia, llista de membres del programa de socis de disseny de Microchip
• Negoci de Microxip – Selector de productes i guies de comandes, últimes notes de premsa de Microxip, llistat de seminaris i esdeveniments, llistats d'oficines de vendes de Microxip, distribuïdors i representants de fàbriques

Servei de notificació de canvis de producte

El servei de notificació de canvis de producte de Microchip ajuda a mantenir els clients al dia dels productes de Microchip. Els subscriptors rebran una notificació per correu electrònic sempre que hi hagi canvis, actualitzacions, revisions o errates relacionades amb una família de productes o una eina de desenvolupament especificada d'interès.

Per registrar-se, aneu a www.microchip.com/pcn i seguiu les instruccions de registre d'Atenció al client  Els usuaris dels productes Microxip poden rebre assistència a través de diversos canals:

• Distribuïdor o representant
• Oficina local de vendes
• Suport tècnic d'Embedded Solutions Engineer (ESE) Els clients han de contactar amb el seu distribuïdor, representant o ESE per obtenir assistència. Les oficines de vendes locals també estan disponibles per ajudar els clients. En aquest document s'inclou una llista d'oficines de vendes i ubicacions.

El suport tècnic està disponible a través de weblloc a: www.microchip.com/support

Funció de protecció de codi de dispositius de microxip

Tingueu en compte els detalls següents de la funció de protecció del codi als dispositius Microxip:

• Els productes de microxip compleixen les especificacions contingudes a la seva fitxa de dades particular de microxip.
• Microxip creu que la seva família de productes és segura quan s'utilitza de la manera prevista i en condicions normals.
• S'utilitzen mètodes deshonests i possiblement il·legals per intentar infringir les funcions de protecció del codi dels dispositius Microxip. Creiem que aquests mètodes requereixen l'ús dels productes de Microxip d'una manera fora de les especificacions operatives contingudes a les fitxes de dades de Microxip. Els intents d'infringir aquestes funcions de protecció del codi, molt probablement, no es poden aconseguir sense violar els drets de propietat intel·lectual de Microchip.
• Microxip està disposat a treballar amb qualsevol client que estigui preocupat per la integritat del seu codi.
• Ni Microchip ni cap altre fabricant de semiconductors poden garantir la seguretat del seu codi. La protecció del codi no vol dir que estem garantint que el producte sigui "irrompible". La protecció del codi està en constant evolució. A Microchip estem compromesos a millorar contínuament les funcions de protecció de codi dels nostres productes. Els intents de trencar la funció de protecció del codi de Microxip poden ser una violació de la Llei de drets d'autor de Digital Millennium. Si aquests actes permeten l'accés no autoritzat al vostre programari o a altres treballs protegits per drets d'autor, és possible que tingueu dret a demandar l'alleujament en virtut d'aquesta Llei.

Avís Legal

La informació continguda en aquesta publicació es proporciona amb l'únic propòsit de dissenyar i utilitzar productes Microxip. La informació sobre aplicacions del dispositiu i similars només es proporciona per a la vostra comoditat i pot ser substituïda per actualitzacions. És la vostra responsabilitat assegurar-vos que la vostra aplicació compleix les vostres especificacions.
AQUESTA INFORMACIÓ ÉS PROPORCIONADA PER MICROCHIP "TAL CUAL". MICROCHIP NO FA REPRESENTACIONS
O GARANTIES DE QUALSEVOL TIPUS JA SIGUI EXPRESSES O IMPLÍCITES, ESCRITES O ORALS, LEGALS
O D'UN ALTRE MOD, RELACIONATS AMB LA INFORMACIÓ INCLOSA, PERÒ NO LIMITATIVAMENT A CAP IMPLÍCITA
GARANTIES DE NO INFRACCIÓ, CAPACITAT DEL COMERÇ I ADEQUACIÓ PER A UN PROPÒSIT PARTICULAR O GARANTIES RELACIONATS AMB EL SEU ESTAT, QUALITAT O RENDIMENT. EN CAP CAS MICROCHIP SERÀ RESPONSABLE DE CAP PÈRDUA INDIRECTA, ESPECIAL, PUNITIVA, INCIDENTAL O CONSEQUENTAL, DANYS, COST O DESPESA DE CAP TIPUS RELACIONATS AMB LA INFORMACIÓ O EL SEU ÚS, SEGUI QUE ES HAGI CAUSAT, FINS I AMB LA MICROPOSSIBILITAT. O EL ELS DANYS SÓN PREVISIBLES. EN LA MÀXIMA MESURA PERMETIDA PER LA LLEI, LA RESPONSABILITAT TOTAL DE MICROCHIP EN TOTES LES RECLAMACIONS DE QUALSEVOL MANERA RELACIONADAS AMB LA INFORMACIÓ O EL SEU ÚS NO SUPERARÀ L'IMPORT DE LES TARIFES, SI N'HEU, QUE HEU PAGAT DIRECTAMENT A MICROCHIP PER A LA INFORMACIÓ. L'ús de dispositius Microxip en aplicacions de suport vital i/o seguretat és totalment a risc del comprador, i el comprador es compromet a defensar, indemnitzar i excloure Microxip de qualsevol dany, reclamació, demanda o despeses derivades d'aquest ús. No es transmet cap llicència, implícita o d'una altra manera, sota cap dret de propietat intel·lectual de Microxip tret que s'indiqui el contrari.

AMÈRICES	ASIA/PACÍFIC	ASIA/PACÍFIC	EUROPA
Oficina Corporativa2355 West Chandler Blvd. Chandler, AZ 85224-6199Telèfon: 480-792-7200Fax: 480-792-7277Suport tècnic: www.microchip.com/support Web Adreça: www.microchip.com AtlantaDuluth, GATelèfon: 678-957-9614 Fax: 678-957-1455Austin, TXTel: 512-257-3370Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071 Fax: 630-285-0075DallasAddison, TXTel: 972-818-7423 Fax: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TXTel: 281-894-5983Indianàpolis Noblesville, IN Tel: 317-773-8323Fax: 317-773-5453Tel: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523Fax: 949-462-9608Tel: 951-273-7800Raleigh, NCTel: 919-844-7510Nova York, NYTel: 631-435-6000San Jose, CATelèfon: 408-735-9110 Telèfon: 408-436-4270Canadà - TorontoTel: 905-695-1980 Fax: 905-695-2078	Austràlia - SydneyTel: 61-2-9868-6733Xina - PequínTel: 86-10-8569-7000Xina - ChengduTel: 86-28-8665-5511Xina - ChongqingTel: 86-23-8980-9588Xina - DongguanTel: 86-769-8702-9880Xina - GuangzhouTel: 86-20-8755-8029Xina - HangzhouTel: 86-571-8792-8115Xina - Hong Kong SARTel: 852-2943-5100Xina - NanjingTel: 86-25-8473-2460Xina - QingdaoTel: 86-532-8502-7355Xina - XangaiTel: 86-21-3326-8000Xina - ShenyangTel: 86-24-2334-2829Xina - ShenzhenTel: 86-755-8864-2200Xina - SuzhouTel: 86-186-6233-1526Xina - WuhanTel: 86-27-5980-5300Xina - XianTel: 86-29-8833-7252Xina - XiamenTel: 86-592-2388138Xina - ZhuhaiTel: 86-756-3210040	Índia - BangaloreTel: 91-80-3090-4444Índia - Nova DelhiTel: 91-11-4160-8631Índia - PuneTel: 91-20-4121-0141Japó – OsakaTel: 81-6-6152-7160Japó – TòquioTel: 81-3-6880-3770Corea - DaeguTel: 82-53-744-4301Corea - SeülTel: 82-2-554-7200Malàisia – Kuala LumpurTel: 60-3-7651-7906Malàisia - PenangTel: 60-4-227-8870Filipines - ManilaTel: 63-2-634-9065SingapurTel: 65-6334-8870Taiwan – Hsin ChuTel: 886-3-577-8366Taiwan – KaohsiungTel: 886-7-213-7830Taiwan – TaipeiTel: 886-2-2508-8600Tailàndia - BangkokTel: 66-2-694-1351Vietnam - Ho Chi MinhTel: 84-28-5448-2100	Àustria – WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Dinamarca – CopenhaguenTel: 45-4485-5910Fax: 45-4485-2829Finlàndia – EspooTel: 358-9-4520-820França – ParísTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Alemanya – GarchingTel: 49-8931-9700Alemanya - HaanTel: 49-2129-3766400Alemanya - HeilbronnTel: 49-7131-72400Alemanya – KarlsruheTel: 49-721-625370Alemanya - MunicTel: 49-89-627-144-0Fax: 49-89-627-144-44Alemanya – RosenheimTel: 49-8031-354-560Israel – Ra'ananaTel: 972-9-744-7705Itàlia - MilàTel: 39-0331-742611Fax: 39-0331-466781Itàlia - PàduaTel: 39-049-7625286Països Baixos – DrunenTel: 31-416-690399Fax: 31-416-690340Noruega - TrondheimTel: 47-72884388Polònia - VarsòviaTel: 48-22-3325737Romania – BucarestTel: 40-21-407-87-50Espanya – MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91Suècia – GöteborgTel: 46-31-704-60-40Suècia - EstocolmTel: 46-8-5090-4654Regne Unit - WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820

Documents/Recursos

Tecnologia de microxip CoreJTAGProcessadors de depuració [pdfGuia de l'usuari CoreJTAGProcessadors de depuració, CoreJTAGDepuració, processadors

Referències

• Manual d'usuari