Microchip Technology Core JTAG Кіраўніцтва карыстальніка працэсараў адладкі
Уводзіны
Кор ДжTAG Debug v4.0 палягчае падключэнне Joint Test Action Group (JTAG) сумяшчальныя праграмныя працэсары з JTAG Штыфты TAP або ўводу/вываду агульнага прызначэння (GPIO) для адладкі. Гэта IP-ядро палягчае адладку максімум 16 праграмных працэсараў на адной прыладзе, а таксама забяспечвае падтрымку адладкі працэсараў на чатырох асобных прыладах праз GPIO.
Асаблівасці
CoreJTAGDebug мае наступныя ключавыя магчымасці:
- Забяспечвае доступ тканіны да JTAG інтэрфейс праз JTAG ТАП.
- Забяспечвае доступ тканіны да JTAG інтэрфейс праз кантакты GPIO.
- Наладжвае падтрымку ІЧ-кода для JTAG пракладка тунэляў.
- Падтрымлівае злучэнне некалькіх прылад праз JTAG ТАП.
- Падтрымлівае шматпрацэсарную адладку.
- Прасоўвае асобныя сігналы гадзінніка і скіду для рэсурсаў маршрутызацыі з нізкім перакосам.
- Падтрымлівае скід мэты як актыўнага нізкага, так і актыўнага высокага.
- Падтрымлівае ДжTAG Інтэрфейс манітора бяспекі (UJTAG_SEC) для прылад PolarFire.
Базавая версія
Гэты дакумент адносіцца да CoreJTAGАдладка v4.0
Падтрыманыя сем'і
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- ІГЛУ
- IGLOOe/+
Выкарыстанне і прадукцыйнасць прылады
Даныя аб выкарыстанні і прадукцыйнасці пералічаны ў наступнай табліцы для сямействаў прылад, якія падтрымліваюцца. Дадзеныя, прыведзеныя ў гэтай табліцы, з'яўляюцца арыентыровачнымі. Агульнае выкарыстанне прылады і прадукцыйнасць ядра залежыць ад сістэмы.
Табліца 1. Выкарыстанне і прадукцыйнасць прылады
| Сям'я | Паслядоўныя пліткі | Камбінаторыя | Усяго | Выкарыстанне прылада | Усяго % | Прадукцыйнасць (МГц) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | М2С050 | 0.24 | 69.47 |
| IGLOO2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| ІГЛУ | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | A3P600 | 1.26 | 50 |
Заўвага: Дадзеныя ў гэтай табліцы былі атрыманы з дапамогай Verilog RTL з тыповымі наладамі сінтэзу і макета на -1 частках. Параметры верхняга ўзроўню або генерыкі былі пакінуты па змаўчанні.
Функцыянальнае апісанне
CoreJTAGDebug выкарыстоўвае UJTAG жорсткі макрас для забеспячэння доступу да JTAG інтэрфейс з FPGA тканіны. UJTAG жорсткі макрас палягчае падключэнне да выхаду кантролера MSS або ASIC TAP з сеткі. Толькі адзін асобнік UJTAG у тканіне дапускаецца макрас.
Малюнак 1-1. CoreJTAGБлок-схема адладкі
CoreJTAGDebug змяшчае асобнік uj_jtag кантролер тунэлю, які рэалізуе JTAG кантролер тунэля для палягчэння ДжTAG тунэляванне паміж праграмістам FlashPro і мэтавым праграмным працэсарам. Працэсар праграмнага ядра падключаецца праз спецыяльную FPGA JTAG кантакты інтэрфейсу. ІЧ-сканаванне ад ДжTAG інтэрфейс недаступны ў структуры FPGA. Такім чынам, тунэльны пратакол неабходны для палягчэння ІЧ- і DR-сканавання да мэты адладкі, якая падтрымлівае галіновы стандарт JTAG інтэрфейс. Кантролер тунэля дэкадуе тунэльны пакет, перададзены як сканаванне DR, і стварае выніковае сканаванне IR або DR на аснове змесціва тунэльнага пакета і змесціва IR-рэестра, які прадстаўляецца праз UIREG. Кантролер тунэля таксама дэкадуе тунэльны пакет, калі змесціва ВК-рэестра супадае з яго ВК-кодам.
Малюнак 1-2. Тунэльны пакетны пратакол
Параметр канфігурацыі забяспечвае канфігурацыю ВК-кода, які выкарыстоўваецца кантролерам тунэлю. Каб палегчыць адладку некалькіх праграмных працэсараў у адной канструкцыі, колькасць створаных тунэльных кантролераў можна канфігураваць ад 1 да 16, што забяспечвае JTAG сумяшчальны інтэрфейс для кожнага мэтавага працэсара. Кожны з гэтых мэтавых працэсараў можна адрасаваць праз унікальны ІЧ-код, усталяваны падчас стварэння асобніка.
Буфер CLKINT або BFR ствараецца ў радку TGT_TCK кожнага інтэрфейсу адладкі мэтавага працэсара.
Лінія URSTB ад UJTAG macro (TRSTB) пераведзены ў глабальны рэсурс у CoreJTAGАдладжваць. Дадатковы інвертар размешчаны на лініі TGT_TRST у CoreJTAGАдладка для падлучэння да мэты адладкі, якая затым, як чакаецца, будзе падключана да крыніцы скіду актыўнага высокага ўзроўню. Ён наладжваецца, калі мяркуецца, што ўваходны сігнал TRSTB ад JTAG TAP актыўны нізкі. Калі гэтая канфігурацыя патрабуе аднаго або некалькіх мэтаў адладкі, будзе спажыты дадатковы глабальны рэсурс маршрутызацыі.
Лінія URSTB ад UJTAG macro (TRSTB) пераведзены ў глабальны рэсурс у CoreJTAGАдладжваць. Дадатковы інвертар размешчаны на лініі TGT_TRST у CoreJTAGАдладка для падлучэння да мэты адладкі, якая затым, як чакаецца, будзе падключана да крыніцы скіду актыўнага высокага ўзроўню. Ён наладжваецца, калі мяркуецца, што ўваходны сігнал TRSTB ад JTAG TAP актыўны нізкі. TGT_TRSTN - актыўны нізкі выхад па змаўчанні для мэты адладкі. Калі гэтая канфігурацыя патрабуе аднаго або некалькіх мэтаў адладкі, будзе спажыты дадатковы глабальны рэсурс маршрутызацыі.
Малюнак 1-3. CoreJTAGАдладка паслядоўных дадзеных і тактавання
Ланцужок прылад
Звярніцеся да кіраўніцтва карыстальніка па праграмаванні FPGA для канкрэтнай платы распрацоўкі або сямейства. Кожная плата развіцця можа працаваць на рознай гучнасціtages, і вы можаце праверыць, ці магчыма гэта з іх платформамі распрацоўкі. Акрамя таго, калі вы выкарыстоўваеце некалькі распрацоўшчыкавых плат, пераканайцеся, што яны маюць агульную базу.
Праз загаловак FlashPro
Каб падтрымаць ланцужок некалькіх прылад у структуры з дапамогай загалоўка FlashPro, некалькі асобнікаў uj_jtag патрабуюцца. Гэтая версія ядра забяспечвае доступ да максімум 16 ядраў без неабходнасці ўручную ствараць асобнік uj_jtag. Кожнае ядро мае унікальны ІЧ-код (ад 0x55 да 0x64), які забяспечвае доступ да пэўнага ядра, адпаведнага ID-коду.
Малюнак 1-4. Некалькі працэсараў у адной прыладзе Адна прылада
Каб выкарыстоўваць CoreJTAGАдладка на некалькіх прыладах, адна з прылад павінна стаць галоўнай. Гэта прылада змяшчае CoreJTAGЯдро адладкі. Затым кожны працэсар падключаецца наступным чынам:
Малюнак 1-5. Некалькі працэсараў на двух прыладах
Каб адладзіць ядро на іншай плаце, JTAG сігналы ад CoreJTAGАдладка павышаецца да шпілек верхняга ўзроўню ў SmartDesign. Затым яны падключаюцца да JTAG сігналы непасрэдна на працэсар.
Заўвага: CoreJTAGАдладка ў дызайне другой платы не з'яўляецца абавязковай. Звярніце ўвагу, што UJ_JTAG макрас і загаловак FlashPro не выкарыстоўваюцца ў дызайне другой платы.
Каб выбраць працэсар для адладкі ў SoftConsole, пстрыкніце канфігурацыі адладкі, а затым націсніце ўкладку Адладчык.
Выконваецца каманда, паказаная на наступным малюнку.
Малюнак 1-6. Канфігурацыя адладчыка UJ_JTAG_IRCODE
UJ_JTAG_IRCODE можа быць зменены ў залежнасці ад таго, які працэсар вы адладжваеце. Напрыкладample: для адладкі працэсара ў прыладзе 0, UJ_JTAG_IRCODE можа быць усталяваны ў 0x55 або 0x56.
Праз GPIO
Для адладкі праз GPIO, параметр UJTAG Выбраны _BYPASS. Адно і чатыры ядра можна адладжваць праз загалоўкі або кантакты GPIO. Каб запусціць сеанс адладкі з выкарыстаннем GPIO з SoftConsole v5.3 або вышэй, неабходна наладзіць канфігурацыю адладкі наступным чынам:
Малюнак 1-7. Канфігурацыя адладчыка GPIO
Заўвага: Калі вы адладжваеце праз GPIO, вы не можаце адначасова адладжваць працэсар праз FlashPro Header або Embedded FlashPro5 на платах распрацоўкі. Напрыкладample: FlashPro Header або Embedded FlashPro5 даступныя для палягчэння адладкі з дапамогай Identify або SmartDebug.
Малюнак 1-8. Адладка праз кантакты GPIO
Злучэнне прылад праз кантакты GPIO
Каб падтрымліваць ланцужок некалькіх прылад праз GPIO, UJTAGНеабходна выбраць параметр _BYPASS. Затым сігналы TCK, TMS і TRSTb могуць быць перададзены на парты верхняга ўзроўню. Усе мэтавыя працэсары маюць TCK, TMS і TRSTb. Яны не паказаны ніжэй.
Малюнак 1-9. Злучэнне прылад праз кантакты GPIO
У асноўным ДжTAG ланцуг, TDO працэсара злучаецца з TDI іншага працэсара, і гэта працягваецца, пакуль усе працэсары не будуць злучаныя такім чынам. TDI першага працэсара і TDO апошняга працэсара падключаюцца да JTAG праграміст, які звязвае ўсе працэсары. ДжTAG сігналы ад працэсараў накіроўваюцца ў CoreJTAGDebug, дзе яны могуць быць прыкаваныя. Калі ланцужок паміж некалькімі прыладамі завершаны, прылада з CoreJTAGDebug становіцца галоўнай прыладай.
У сцэнарыі адладкі GPIO, калі ІЧ-код неразмеркаваны для кожнага працэсара, для выбару прылады, якая адладжваецца, выкарыстоўваецца мадыфікаваны скрыпт OpenOCD. Скрыпт OpenOCD мадыфікуецца для выбару прылады, якая адладжваецца. Для дызайну Mi-V, file знаходзіцца ў месцы ўстаноўкі SoftConsole у файле openocd/scripts/board/microsemi-riscv.cfg. Для іншых працэсараў, files знаходзяцца ў тым жа месцы openocd.
Заўвага: Параметры канфігурацыі адладкі таксама неабходна абнавіць, калі file перайменаваны
Малюнак 1-10. Канфігурацыя адладкі
Адкрыйце username-riscv-gpio-chain.cfg, наступны прыкладampтое, што трэба бачыць:
Малюнак 1-11. Канфігурацыя MIV File
Наступныя налады працуюць для адладкі адной прылады праз GPIO. Для адладкі ланцужка трэба дадаць дадатковыя каманды, каб прылады, якія не адладжаны, пераводзіліся ў рэжым абыходу.
Для двух працэсараў у ланцужку наступныя sampвыконваецца каманда le:
Гэта дазваляе адладжваць Target softcore Processor 1 шляхам пераводу Target softcore Processor 0 у абыходны рэжым. Для адладкі працэсара Target softcore 0 выкарыстоўваецца наступная каманда:
Заўвага: Адзіная розніца паміж гэтымі двума канфігурацыямі ў тым, што крыніца выклікае канфігурацыю Microsemi RISCV file (microsemi-riscv.cfg) або стаіць першым пры адладцы мэтавага праграмнага працэсара 0, або другім пры адладцы мэтавага праграмнага працэсара 1. Для больш чым дзвюх прылад у ланцужку дадатковыя jtag новыя краны дададзены. Напрыкладample, калі ёсць тры працэсары ў ланцужку, то выкарыстоўваецца наступная каманда:
Малюнак 1-12. ПрыкладampСістэма адладкі
Інтэрфейс
У наступных раздзелах абмяркоўваецца інфармацыя, звязаная з інтэрфейсам.
Параметры канфігурацыі
Параметры канфігурацыі для CoreJTAGАдладка апісана ў наступнай табліцы. Калі патрабуецца канфігурацыя, адрозная ад стандартнай, выкарыстоўвайце дыялогавае акно канфігурацыі ў SmartDesign, каб выбраць адпаведныя значэнні для параметраў, якія можна канфігураваць.
Табліца 2-1. CoreJTAGПараметры канфігурацыі адладкі
| Імя | Дапушчальны дыяпазон | Па змаўчанні | Апісанне |
| NUM_DEBUG_TGTS | 1-16 | 1 | Колькасць даступных мэтаў адладкі праз FlashPro (UJTAG_DEBUG = 0) складае 1-16. Колькасць даступных мэтаў адладкі праз GPIO (UJTAG_DEBUG = 1) роўна 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG ІЧ-код, па адным на мэта адладкі. Указанае значэнне павінна быць унікальным для гэтай мэты адладкі. Кантролер тунэлю, звязаны з гэтым мэтавым інтэрфейсам адладкі, кіруе толькі TDO і мэтавым інтэрфейсам адладкі, калі змесціва ВК-рэгістра адпавядае гэтаму ВК-коду. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: выхад TGT_TRSTN_x падлучаны да глабальнай формы выхаду URSTB актыўнага нізкага ўзроўню UJTAG macro.1: выхад TGT_TRST унутрана звязаны з глабальнай перавернутай формай актыўнага нізкага выхаду URSTB UJTAG макрас. Калі гэты параметр усталяваны ў 1 для любой мэты адладкі, спажываецца дадатковы глабальны рэсурс маршрутызацыі. |
| UJTAG_АБХОД | 0-1 | 0 | 0: адладка GPIO адключана, адладка даступная праз FlashPro Header або Embedded FlashPro5.1: адладка GPIO уключана, адладка даступна праз выбраныя карыстальнікам кантакты GPIO на плаце.Заўвага: Калі адладка выконваецца праз GPIO, у параметрах адладкі SoftConsole выконваецца наступная каманда адладкі: «—каманда «ўсталяваць FPGA_TAP N»». |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG макрас абраны, калі UJTAG_BYPASS = 0. 1: UJTAGМакрас _SEC абраны, калі UJTAG_BYPASS= 0.Заўвага: Гэты параметр прымяняецца толькі да PolarFire. Гэта значыць СЯМ'Я = 26. |
Апісанне сігналаў
У наступнай табліцы прыведзены апісанні сігналаў для CoreJTAGАдладжваць.
Табліца 2-2. CoreJTAGСігналы ўводу-вываду адладкі
| Імя | Дапушчальны дыяпазон | Па змаўчанні | Апісанне |
| NUM_DEBUG_TGTS | 1-16 | 1 | Колькасць даступных мэтаў адладкі праз FlashPro (UJTAG_DEBUG = 0) складае 1-16. Колькасць даступных мэтаў адладкі праз GPIO (UJTAG_DEBUG = 1) роўна 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG ІЧ-код, па адным на мэта адладкі. Указанае значэнне павінна быць унікальным для гэтай мэты адладкі. Кантролер тунэлю, звязаны з гэтым мэтавым інтэрфейсам адладкі, кіруе толькі TDO і мэтавым інтэрфейсам адладкі, калі змесціва ВК-рэгістра адпавядае гэтаму ВК-коду. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: выхад TGT_TRSTN_x падлучаны да глабальнай формы выхаду URSTB актыўнага нізкага ўзроўню UJTAG macro.1: выхад TGT_TRST унутрана звязаны з глабальнай перавернутай формай актыўнага нізкага выхаду URSTB UJTAG макрас. Калі гэты параметр усталяваны ў 1 для любой мэты адладкі, спажываецца дадатковы глабальны рэсурс маршрутызацыі. |
| UJTAG_АБХОД | 0-1 | 0 | 0: адладка GPIO адключана, адладка даступная праз FlashPro Header або Embedded FlashPro5.1: адладка GPIO уключана, адладка даступна праз выбраныя карыстальнікам кантакты GPIO на плаце.Заўвага: Калі адладка выконваецца праз GPIO, у параметрах адладкі SoftConsole выконваецца наступная каманда адладкі: «—каманда «ўсталяваць FPGA_TAP N»». |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG макрас абраны, калі UJTAG_BYPASS = 0. 1: UJTAGМакрас _SEC абраны, калі UJTAG_BYPASS= 0.Заўвага: Гэты параметр прымяняецца толькі да PolarFire. Гэта значыць СЯМ'Я = 26. |
Заўвагі:
- Усе сігналы ў JTAG Прыведзены вышэй спіс партоў TAP павінен быць павышаны да партоў верхняга ўзроўню ў SmartDesign.
- Парты SEC даступныя толькі тады, калі UJTAG_SEC_EN уключаны праз CoreJTAGГрафічны інтэрфейс канфігурацыі Debug.
- Будзьце асабліва ўважлівыя пры падключэнні ўваходу EN_SEC. Калі EN_SEC павышаны да порта верхняга ўзроўню (уваходны кантакт прылады), вы павінны атрымаць доступ да канфігурацыі станаў уводу-вываду падчас JTAG Раздзел праграмавання дызайну праграмы ў патоку Libero і пераканайцеся, што стан I/0 (толькі выхад) для порта EN_SEC усталяваны ў 1.
Рэгістрацыя карты і апісання
Для CoreJ няма рэестраўTAGАдладжваць.
Паток інструментаў
У наступных раздзелах абмяркоўваецца інфармацыя, звязаная з патокам інструментаў.
Ліцэнзія
Для выкарыстання гэтага IP Core з Libero SoC ліцэнзія не патрабуецца.
RTL
Поўны код RTL прадастаўляецца для ядра і тэставых стэндаў, што дазваляе стварыць асобнік ядра з дапамогай SmartDesign. Мадэляванне, сінтэз і макет можна выканаць у Libero SoC.
SmartDesign
Былыampле асобнік view кампаніі CoreJTAGАдладка паказана на наступным малюнку. Для атрымання дадатковай інфармацыі аб выкарыстанні SmartDesign для стварэння асобнікаў і генерацыі ядраў звярніцеся да Выкарыстанне DirectCore ў кіраўніцтве карыстальніка Libero® SoC.
Малюнак 4-1. SmartDesign CoreJTAGЭкземпляр адладкі View выкарыстоўваючы ДжTAG Загаловак
Малюнак 4-2. SmartDesign CoreJTAGЭкземпляр адладкі з выкарыстаннем кантактаў GPIO
Налада CoreJTAGАдладка ў SmartDesign
Ядро наладжваецца з дапамогай графічнага інтэрфейсу канфігурацыі ў SmartDesign. БылыampGUI паказана на наступным малюнку.
Малюнак 4-3. Налада CoreJTAGАдладка ў SmartDesign
Для PolarFire, UJTAG_SEC выбірае UJTAGМакрас _SEC замест UJTAG макрас, калі UJTAG_BYPASS адключаны. Для ўсіх астатніх сем'яў гэта ігнаруецца.
Колькасць мэтаў адладкі можна наладзіць да 16 мэтаў адладкі з UJTAG_BYPASS адключаны і да 4 мэтаў адладкі з UJTAG_BYPASS уключаны.
UJTAG_BYPASS выбірае адладку праз UJTAG і загаловак FlashPro, а таксама адладку праз кантакты GPIO.
Мэтавы код # IR - гэта JTAG ІЧ-код, прысвоены мэты адладкі. Гэта павінна быць унікальнае значэнне ў дыяпазоне, указаным у Табліца 2-1.
Патокі мадэлявання
Карыстальніцкі тэставы стэнд пастаўляецца з CoreJTAGАдладжваць. Каб запусціць мадэляванне:
- Выберыце паток карыстальніцкага тэставага стэнда ў SmartDesign.
- Націсніце "Захаваць і стварыць" на панэлі "Стварэнне". Выберыце карыстальніцкі тэставы стэнд з графічнага інтэрфейсу Core Configuration.
Калі SmartDesign стварае праект Libero, ён усталёўвае карыстацкі тэставы стэнд fileс. Каб запусціць карыстацкі тэставы стэнд:
- Усталюйце корань дызайну ў CoreJTAGСтварэнне адладкі на панэлі іерархіі дызайну Libero.
- У акне Libero Design Flow націсніце «Праверыць папярэдне сінтэзаваны дызайн» > «Мадэляваць». Гэта запускае ModelSim і аўтаматычна запускае мадэляванне.
Сінтэз у Libero
Каб запусціць Synthesis:
- Каб сінтэзаваць ядро, пстрыкніце значок «Сінтэзаваць» у акне плыні дызайну Libero SoC. У якасці альтэрнатывы пстрыкніце правай кнопкай мышы параметр «Сінтэзаваць» у акне «Плынь праектавання» і выберыце «Адкрыць інтэрактыўна». Акно Synthesis адлюстроўвае праект Synplify®.
- Націсніце значок "Выканаць".
Заўвага: Для RTG4 існуе папярэджанне аб пераходных працэсах (SET), якое можна ігнараваць, паколькі гэты IP выкарыстоўваецца толькі ў мэтах распрацоўкі і не будзе выкарыстоўвацца ў радыяцыйным асяроддзі.
Месца і маршрут у Libero
Пасля таго, як сінтэз будзе завершаны, націсніце на значок Place and Route у Libero SoC, каб пачаць працэс размяшчэння.
Праграмаванне прылад
Калі выкарыстоўваецца функцыя UJAG_SEC і EN_SEC павышаецца да порта верхняга ўзроўню (уваходны кантакт прылады), вы павінны атрымаць доступ да канфігурацыі станаў уводу-вываду падчас JTAG Раздзел праграмавання дызайну праграмы ў патоку Libero і пераканайцеся, што стан I/0 (толькі выхад) для порта EN_SEC усталяваны ў 1.
Гэтая канфігурацыя неабходная для падтрымання доступу да JTAG порт для перапраграмавання прылады, таму што вызначанае значэнне рэгістра межавага сканавання (BSR) перакрывае любы знешні лагічны ўзровень на EN_SEC падчас перапраграмавання.
Сістэмная інтэграцыя
У наступных раздзелах абмяркоўваецца інфармацыя, звязаная з сістэмнай інтэграцыяй.
Дызайн сістэмнага ўзроўню для IGLOO2/RTG4
На наступным малюнку паказаны патрабаванні да канструкцыі для выканання JTAG адладка праграмнага працэсара, размешчанага ў структуры ад SoftConsole да JTAG інтэрфейс для прылад IGLOO2 і RTG4.
Малюнак 5-1. RTG4/IGLOO2 ДжTAG Дызайн адладкі
Дызайн сістэмнага ўзроўню для SmartFusion2
На наступным малюнку паказаны патрабаванні да канструкцыі для выканання JTAG адладка праграмнага працэсара, размешчанага ў структуры ад SoftConsole да JTAG інтэрфейс для прылад SmartFusion2.
Малюнак 5-2. SmartFusion2 ДжTAG Дызайн адладкі
UJTAG_SEC
Для сямейства прылад PolarFire гэты выпуск дазваляе карыстальніку выбіраць паміж UJTAG і UJTAG_SEC, UJTAGПараметр _SEC_EN у графічным інтэрфейсе будзе выкарыстоўвацца для выбару патрэбнага.
На наступным малюнку паказана простая схема, якая прадстаўляе фізічныя інтэрфейсы UJTAG/UJTAG_SEC у PolarFire.
Малюнак 5-3. PolarFire UJTAGМакрас _SEC
Дызайнавыя абмежаванні
Дызайн з CoreJTAGАдладка патрабуе, каб прыкладанне прытрымлівалася абмежаванняў у працэсе распрацоўкі, каб дазволіць выкарыстоўваць аналіз часу ў тактавым дамене TCK.
Каб дадаць абмежаванні:
- Калі выкарыстоўваецца паток Enhanced Constraint у Libero v11.7 або вышэй, двойчы пстрыкніце Constraints > Manage Constraints у акне DesignFlow і націсніце ўкладку Timing.
- На ўкладцы Timing акна Constraint Manager націсніце New, каб стварыць новы SDC file, і назавіце file. Абмежаванні дызайну ўключаюць абмежаванні крыніцы тактавага сігналу, якія можна ўвесці ў гэты пусты SDC file.
- Калі выкарыстоўваюцца класічныя патокі абмежаванняў у Libero v11.7 або вышэй, пстрыкніце правай кнопкай мышы «Стварыць абмежаванні > Абмежаванне часу» ў акне «Паток праектавання», а затым націсніце «Стварыць новае абмежаванне». Ён стварае новы SDC file. Абмежаванні праектавання ўключаюць абмежаванні крыніцы тактавага сігналу, якія ўведзены ў гэты пусты SDC file.
- Разлічыце перыяд TCK і паўперыяд. TCK усталёўваецца на 6 МГц, калі адладка выконваецца з дапамогай FlashPro, і ўсталёўваецца на максімальную частату 30 МГц, калі адладка падтрымліваецца FlashPro5. Пасля завяршэння гэтага кроку ўвядзіце наступныя абмежаванні ў SDC file:
create_clock -name { TCK } \- перыяд TCK_PERIOD \
- сігнал { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Напрыкладample, наступныя абмежаванні прымяняюцца для канструкцыі, якая выкарыстоўвае частату TCK 6 МГц.
create_clock -name { TCK } \ - перыяд 166.67 \
- сігнал {0 83.33} \ [get_ports {TCK}]
- Злучыце ўсе абмежаванні fileз праверкай сінтэзу, месца і маршруту і часуtages у Менеджэр абмежаванняў > Укладка "Час". Гэта завяршаецца выбарам адпаведных сцяжкоў для SDC files, у якія былі ўведзены абмежаванні
Гісторыя версій
| Назва порта | Шырыня | Напрамак | Апісанне |
| JTAG Парты TAP | |||
| TDI | 1 | Увод | Тэставыя даныя ў. Паслядоўны ўвод дадзеных з TAP. |
| TCK | 1 | Увод | Тэставы гадзіннік. Крыніца тактавага сігналу для ўсіх паслядоўных элементаў у CoreJTAGАдладжваць. |
| ТМС | 1 | Увод | Выбар тэставага рэжыму. |
| TDO | 1 | Выхад | Тэставыя даныя выйшлі. Паслядоўны вывад даных у TAP. |
| ТРСТБ | 1 | Увод | Скід тэсту. Актыўны уваход нізкага скіду ад TAP. |
| JTAG Парты Target X | |||
| TGT_TDO_x | 1 | Увод | Тэставыя даныя з мэты адладкі x у TAP. Падключыцеся да мэтавага порта TDO. |
| TGT_TCK_x | 1 | Выхад | Тэст выхаду Clock для адладкі мэты x. TCK павышаецца да глабальнай сеткі з нізкім перакосам ўнутры CoreJTAGАдладжваць. |
| TGT_TRST_x | 1 | Выхад | Скід тэсту Active-High. Выкарыстоўваецца, толькі калі TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Выхад | Скід тэсту Active-Low. Выкарыстоўваецца, толькі калі TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Выхад | Тэставы рэжым Выберыце выхад для адладкі мэты x. |
| TGT_TDI_x | 1 | Выхад | Тэставыя даныя ў. Паслядоўны ўвод даных з мэты адладкі x. |
| UJTAG_BYPASS_TCK_x | 1 | Увод | Праверце ўваход Clock для адладкі target x з кантакту GPIO. |
| UJTAG_BYPASS_TMS_x | 1 | Увод | Рэжым тэсціравання Выберыце для адладкі мэты x з кантакту GPIO. |
| UJTAG_BYPASS_TDI_x | 1 | Увод | Уваход тэставых даных, паслядоўныя даныя для адладкі мэты x з кантакту GPIO. |
| UJTAG_BYPASS_TRSTB_x | 1 | Увод | Скід тэсту. Скід уводу для адладкі мэты x з кантакту GPIO. |
| UJTAG_BYPASS_TDO_x | 1 | Выхад | Выхад тэставых даных, паслядоўныя даныя ад мэты адладкі x ад кантакту GPIO. |
| SEC парты | |||
| EN_SEC | 1 | Увод | Уключае бяспеку. Дазваляе карыстальніцкаму дызайну перавызначыць знешні ўваход TDI і TRSTB у TAP.Асцярожна: Будзьце асабліва ўважлівыя пры падключэнні гэтага порта. Глядзіце заўвагу ніжэй і Праграмаванне прылады для больш падрабязнай інфармацыі. |
| TDI_SEC | 1 | Увод | Адмена бяспекі TDI. Перавызначае знешні ўваход TDI для TAP, калі EN_SEC мае ВЫСОКАЕ значэнне. |
| TRSTB_SEC | 1 | Увод | Перавызначэнне бяспекі TRSTB. Перавызначае знешні ўваход TRSTB у TAP, калі SEC_EN мае ВЫСОКАЕ значэнне. |
| УТРСТБ | 1 | Выхад | Тэст скіду манітора |
| UTMS | 1 | Выхад | Тэставы рэжым Выберыце Манітор |
Мікрачып Webсайт
Кампанія Microchip забяспечвае анлайн-падтрымку праз нашу webсайт на www.microchip.com/. гэта webсайт выкарыстоўваецца для стварэння fileі інфармацыя, лёгка даступная для кліентаў. Частка даступнага кантэнту ўключае:
- Падтрымка прадукту – Артыкулы дадзеных і памылак, заўвагі да заяўкі і sampпраграмы, дызайнерскія рэсурсы, кіраўніцтва карыстальніка і дакументы па падтрымцы апаратнага забеспячэння, апошнія выпускі праграмнага забеспячэння і архіў праграмнага забеспячэння
- Агульная тэхнічная падтрымка – Часта задаюць пытанні (FAQ), запыты на тэхнічную падтрымку, анлайнавыя дыскусійныя групы, спіс удзельнікаў партнёрскай праграмы Microchip design
- Бізнес Microchip – Інструкцыі па выбары прадуктаў і заказах, апошнія прэс-рэлізы Microchip, спісы семінараў і мерапрыемстваў, спісы офісаў продажаў Microchip, дыстрыб'ютараў і прадстаўнікоў заводаў.
Служба паведамлення аб змене прадукту
Паслуга апавяшчэнняў Microchip аб зменах у прадукце дапамагае трымаць кліентаў у курсе прадуктаў Microchip. Падпісчыкі будуць атрымліваць апавяшчэнні па электроннай пошце кожны раз, калі будуць адбывацца змены, абнаўленні, рэвізіі або памылкі, звязаныя з вызначаным сямействам прадуктаў або інструментам распрацоўкі, якія ўяўляюць цікавасць.
Для рэгістрацыі перайдзіце па адрасе www.microchip.com/pcn і выконвайце інструкцыі па рэгістрацыі Служба падтрымкі кліентаў Карыстальнікі прадуктаў Microchip могуць атрымаць дапамогу па некалькіх каналах:
- Дыстрыбутар або прадстаўнік
- Мясцовы офіс продажаў
- Тэхнічная падтрымка інжынера па ўбудаваных рашэннях (ESE). Кліенты павінны звязацца са сваім дыстрыбутарам, прадстаўніком або ESE па падтрымку. Мясцовыя офісы продажаў таксама даступныя, каб дапамагчы кліентам. Спіс гандлёвых офісаў і месцаў уключаны ў гэты дакумент.
Тэхнічная падтрымка даступная праз webсайт па адрасе: www.microchip.com/support
Функцыя абароны кода прылад Microchip
Звярніце ўвагу на наступныя дэталі функцыі абароны кода на прыладах Microchip:
- Прадукты Microchip адпавядаюць спецыфікацыям, якія змяшчаюцца ў іх спецыфікацыі Microchip.
- Кампанія Microchip лічыць, што яе сямейства прадуктаў бяспечна пры выкарыстанні па прызначэнні і ў звычайных умовах.
- Існуюць несумленныя і, магчыма, незаконныя метады, якія выкарыстоўваюцца ў спробах узламаць функцыі абароны кода прылад Microchip. Мы лічым, што гэтыя метады патрабуюць выкарыстання прадуктаў Microchip спосабам, які не адпавядае эксплуатацыйным спецыфікацыям, якія змяшчаюцца ў тэхнічных характарыстыках Microchip. Спробы ўзламаць гэтыя функцыі абароны кода, хутчэй за ўсё, не могуць быць выкананы без парушэння правоў інтэлектуальнай уласнасці Microchip.
- Кампанія Microchip гатовая супрацоўнічаць з любым кліентам, які заклапочаны цэласнасцю яе кода.
- Ні Microchip, ні любы іншы вытворца паўправаднікоў не можа гарантаваць бяспеку свайго кода. Абарона кода не азначае, што мы гарантуем, што прадукт «незломны». Абарона кода пастаянна развіваецца. Мы ў Microchip імкнемся пастаянна паляпшаць функцыі абароны кода нашых прадуктаў. Спробы ўзламаць функцыю абароны кода Microchip могуць быць парушэннем Закона аб аўтарскім праве ў лічбавае тысячагоддзе. Калі такія дзеянні дазваляюць несанкцыянаваны доступ да вашага праграмнага забеспячэння або іншай працы, абароненай аўтарскім правам, вы можаце мець права падаць у суд з патрабаваннем дапамогі ў адпаведнасці з гэтым Законам.
Юрыдычная інфармацыя
Інфармацыя, якая змяшчаецца ў гэтай публікацыі, прызначана выключна для распрацоўкі і выкарыстання прадуктаў Microchip. Інфармацыя аб праграмах прылады і таму падобнае прадастаўляецца толькі для вашага зручнасці і можа быць заменена абнаўленнямі. Вы нясеце адказнасць за тое, каб ваша прыкладанне адпавядала вашым патрабаванням.
ГЭТАЯ ІНФАРМАЦЫЯ ПРАДСТАЎЛЯЕЦЦА MICROCHIP «ЯК ЁСЦЬ». MICROCHIP НЕ РОБІЦЬ НІЯКІХ ЗАЯЎ
АБО ГАРАНТЫІ ЛЮБЫХ ВЫДАЎ, ЯВНЫХ АБО РАДЗЕЎНЫХ, ПІСЬМОВЫХ АБО ВУСНЫХ, ПРАДУКТУЙНЫХ ЗАКОНАМ
АБО ІНШЫМ ТЫМ, ЗВЯЗАНЫМ З ІНФАРМАЦЫЯЙ, ВКЛЮЧАЮЧЫ, АЛЕ НЕ АБМЯЖУЮЧЫСЯ ЛЮБЫЯ РАЗУМЕВАНЫЯ
ГАРАНТЫІ АДСУТНАСЦІ ПАРУШЭННЯ ПРАВАЎ, КАНДЫЙЦЫЙНАЙ ЗДОБНАСЦІ І ПРЫДАТНАСЦІ ДЛЯ ПЭЙНАЙ МЭТЫ АБО ГАРАНТЫІ, ЗВЯЗАНЫЯ ДА ЯГО СТАНУ, ЯКАСЦІ АБО ЭФФЕКЦЫЙНАСЦІ. MICROCHIP НЕ НЕСЕ АДКАЗНАСЦІ ЗА ЛЮБЫЯ УСКОСНЫЯ, СПЕЦЫЯЛЬНЫЯ, ШТРАФНЫЯ, ВЫПАДКОВЫЯ АБО ЎСКОЎНЫЯ СТРАТЫ, ШКОДУ, КОШТЫ АБО ВЫТРАТЫ ЛЮБЫХ РОДАЎ, ЗВЯЗАНЫЯ ДА ІНФАРМАЦЫІ АБО ЯЕ ВЫКАРЫСТАННЯ, НЕЗАЛЕЖНА ДЗЯВОЮ, НАВАТ КАЛІ MICROCHIP БЫЎ ПАВЕДАМЛЕНЫ АБ МАГЧЫМАСЦІ АБО ШКОДЫ ПРАДБАЧЫМЫЯ. У ПОЎНАЙ МЕРЫ, ДАЗВОЛЕНАЙ ЗАКОНАМ, ПОЎНАЯ АДКАЗНАСЦЬ MICROCHIP ПА ЎСІХ ПРАТЫЗАХ, ЯКІМ СПОСАБАМ ЗВЯЗАНЫХ З ІНФАРМАЦЫЯЙ АБО ЯЕ ВЫКАРЫСТАННЕМ, НЕ БУДЗЕ ПЕРАВЫШАЦЬ СУМУ ГАНАРАТУ, КАЛІ ЁСЦЬ ЁСЦЬ, ЯКУЮ ВЫ ЗАПЛАЦІЛІ НЕПАМОГУЧНА MICROCHIP ЗА ІНФАРМАЦЫЮ. Выкарыстанне прылад Microchip у праграмах жыццезабеспячэння і/або забеспячэння бяспекі ажыццяўляецца цалкам на рызыку пакупніка, і пакупнік згаджаецца абараняць, кампенсаваць і не пагражаць Microchip ад любых пашкоджанняў, прэтэнзій, іскаў або выдаткаў, якія вынікаюць з такога выкарыстання. Ніякія ліцэнзіі не перадаюцца, няяўна ці іншым чынам, у рамках правоў на інтэлектуальную ўласнасць Microchip, калі не пазначана іншае.
| АМЕРЫКА | АЗІЯ/ЦІХІ АКІЯН | АЗІЯ/ЦІХІ АКІЯН | ЕЎРОПА |
| Карпаратыўны офіс2355 West Chandler Blvd. Чандлер, AZ 85224-6199 Тэл.: 480-792-7200 Факс: 480-792-7277 Тэхнічная падтрымка: www.microchip.com/support Web Адрас: www.microchip.com АтлантаДулут, Джорджыя Тэл.: 678-957-9614 Факс: 678-957-1455Осцін, Тэхастэл.: 512-257-3370Бостан Westborough, MA Тэл: 774-760-0087 Факс: 774-760-0088ЧыкагаItasca, ILTel: 630-285-0071 Факс: 630-285-0075ДаласAddison, TX Тэл.: 972-818-7423 Факс: 972-818-2924ДэтройтНові, MITel: 248-848-4000Х'юстан, Тэхастэл.: 281-894-5983Індыянапаліс Noblesville, IN Тэл.: 317-773-8323 Факс: 317-773-5453 Тэл. 317-536-2380Лос-Анджэлес Mission Viejo, CA Тэл.: 949-462-9523 Факс: 949-462-9608 Тэл. 951-273-7800Ролі, Паўночная Каралінатэл.: 919-844-7510Нью-Ёрк, Нью-Ёрктэл.: 631-435-6000Сан-Хасэ, КаліфорніяТэл.: 408-735-9110 Тэл.: 408-436-4270Канада – ТаронтаТэл.: 905-695-1980 Факс: 905-695-2078 | Аўстралія – СіднэйТэл.: 61-2-9868-6733Кітай – ПекінТэл.: 86-10-8569-7000Кітай – ЧэндуТэл.: 86-28-8665-5511Кітай - ЧунцынТэл.: 86-23-8980-9588Кітай – ДунгуаньТэл.: 86-769-8702-9880Кітай - ГуанчжоуТэл.: 86-20-8755-8029Кітай - ХанчжоуТэл.: 86-571-8792-8115Кітай – САР ГанконгТэл.: 852-2943-5100Кітай – НанкінТэл.: 86-25-8473-2460Кітай - ЦіндаоТэл.: 86-532-8502-7355Кітай – ШанхайТэл.: 86-21-3326-8000Кітай – ШэньянТэл.: 86-24-2334-2829Кітай – ШэньчжэньТэл.: 86-755-8864-2200Кітай – СучжоуТэл.: 86-186-6233-1526Кітай - УханьТэл.: 86-27-5980-5300Кітай – СіаньТэл.: 86-29-8833-7252Кітай - СямэньТэл.: 86-592-2388138Кітай - ЧжухайТэл.: 86-756-3210040 | Індыя – БангалорТэл.: 91-80-3090-4444Індыя – Нью-ДэліТэл.: 91-11-4160-8631Індыя - ПунаТэл.: 91-20-4121-0141Японія - ОсакаТэл.: 81-6-6152-7160Японія - ТокіоТэл: 81-3-6880-3770Карэя - ТэгуТэл.: 82-53-744-4301Карэя - СеулТэл.: 82-2-554-7200Малайзія - Куала-ЛумпурТэл.: 60-3-7651-7906Малайзія - ПенангТэл.: 60-4-227-8870Філіпіны - МанілаТэл.: 63-2-634-9065СінгапурТэл.: 65-6334-8870Тайвань - Сінь ЧуТэл.: 886-3-577-8366Тайвань - ГаосюнТэл.: 886-7-213-7830Тайвань – ТайбэйТэл.: 886-2-2508-8600Тайланд - БангкокТэл.: 66-2-694-1351В'етнам - ХашымінТэл.: 84-28-5448-2100 | Аўстрыя – ВельсTel: 43-7242-2244-39Fax: 43-7242-2244-393Данія – КапенгагенTel: 45-4485-5910Fax: 45-4485-2829Фінляндыя – ЭспаТэл.: 358-9-4520-820Францыя – ПарыжTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Германія – ГархінгТэл.: 49-8931-9700Германія - ХаанТэл.: 49-2129-3766400Германія – ХайльбронТэл.: 49-7131-72400Германія – КарлсруэТэл.: 49-721-625370Германія – МюнхенTel: 49-89-627-144-0Fax: 49-89-627-144-44Германія – РозенхаймТэл.: 49-8031-354-560Ізраіль – РаананаТэл.: 972-9-744-7705Італія – МіланTel: 39-0331-742611Fax: 39-0331-466781Італія – ПадуяТэл.: 39-049-7625286Нідэрланды – DrunenTel: 31-416-690399Fax: 31-416-690340Нарвегія - ТронхеймТэл.: 47-72884388Польшча – ВаршаваТэл.: 48-22-3325737Румынія – БухарэстTel: 40-21-407-87-50Іспанія - МадрыдTel: 34-91-708-08-90Fax: 34-91-708-08-91Швецыя – ГётэнбергTel: 46-31-704-60-40Швецыя – СтакгольмТэл.: 46-8-5090-4654Вялікабрытанія - ВокінгемTel: 44-118-921-5800Fax: 44-118-921-5820 |
Дакументы / Рэсурсы
 |
Тэхналогія Microchip CoreJTAGПрацэсары адладкі [pdfКіраўніцтва карыстальніка CoreJTAGПрацэсары адладкі, CoreJTAGАдладка, працэсары |
