Microchip Technology Core JTAG Ръководство за потребителя на процесори за отстраняване на грешки
Въведение
Core JTAG Debug v4.0 улеснява свързването на Joint Test Action Group (JTAG) съвместими меки процесори с JTAG TAP или щифтове за вход/изход с общо предназначение (GPIO) за отстраняване на грешки. Това IP ядро улеснява отстраняването на грешки на максимум 16 софтуерни процесора в рамките на едно устройство и също така осигурява поддръжка за отстраняване на грешки на процесори на четири отделни устройства през GPIO.
Характеристики
CoreJTAGDebug има следните ключови характеристики:
- Осигурява достъп на тъканта до JTAG интерфейс през JTAG ТАП.
- Осигурява достъп на тъканта до JTAG интерфейс чрез GPIO щифтовете.
- Конфигурира поддръжката на IR код за JTAG тунелиране.
- Поддържа свързването на множество устройства чрез JTAG ТАП.
- Поддържа многопроцесорно отстраняване на грешки.
- Насърчава отделен часовник и сигнали за нулиране към ресурсите за маршрутизиране с ниско изкривяване.
- Поддържа както активно-ниско, така и активно-високо целево нулиране.
- Подкрепя ДжTAG Интерфейс за наблюдение на сигурността (UJTAG_SEC) за устройства PolarFire.
Основна версия
Този документ се отнася за CoreJTAGОтстраняване на грешки v4.0
Поддържани семейства
- PolarFire®
- RTG4™
- IGLOO® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- ИГЛУ
- IGLOOe/+
Използване и производителност на устройството
Данните за използване и производителност са изброени в следващата таблица за поддържаните семейства устройства. Данните, посочени в тази таблица, са само ориентировъчни. Цялостното използване на устройството и производителността на ядрото зависят от системата.
Таблица 1. Използване и производителност на устройството
| семейство | Последователни плочки | Комбинаторни | Общо | Използване устройство | Общо % | Производителност (MHz) |
| PolarFire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| IGLOO2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| ИГЛУ | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | A3P600 | 1.26 | 50 |
Забележка: Данните в тази таблица са получени с помощта на Verilog RTL с типични настройки за синтез и оформление на -1 части. Параметрите от най-високо ниво или генеричните продукти бяха оставени в настройките по подразбиране.
Функционално описание
CoreJTAGОтстраняването на грешки използва UJTAG твърд макрос за осигуряване на достъп до JTAG интерфейс от FPGA тъканта. UJTAG твърдият макрос улеснява свързването към изхода на MSS или ASIC TAP контролера от тъканта. Само един екземпляр на UJTAG макро е разрешено в тъканта.
Фигура 1-1. CoreJTAGБлокова диаграма за отстраняване на грешки
CoreJTAGDebug съдържа екземпляр на uj_jtag тунелен контролер, който реализира JTAG тунелен контролер за улесняване на JTAG тунелиране между FlashPro програмист и целеви софткор процесор. Софтуерният процесор е свързан чрез специалния FPGA JTAG интерфейсни щифтове. IR сканирания от JTAG интерфейс са недостъпни в FPGA тъканта. Следователно, тунелният протокол е необходим за улесняване на IR и DR сканиране до целта за отстраняване на грешки, която поддържа индустриалния стандарт JTAG интерфейс. Тунелният контролер декодира тунелния пакет, прехвърлен като DR сканиране, и генерира резултатно IR или DR сканиране въз основа на съдържанието на тунелния пакет и съдържанието на IR регистъра, предоставен чрез UIREG. Тунелният контролер също декодира тунелния пакет, когато съдържанието на IR регистъра съвпада с неговия IR код.
Фигура 1-2. Тунелен пакетен протокол
Конфигурационен параметър осигурява конфигурация на IR кода, използван от контролера на тунела. За да се улесни отстраняването на грешки на множество софтуерни процесори в рамките на един дизайн, броят на инстанцираните тунелни контролери може да се конфигурира от 1-16, осигурявайки JTAG съвместим интерфейс към всеки целеви процесор. Всеки от тези целеви процесори е адресируем чрез уникален IR код, зададен по време на инстанциране.
CLKINT или BFR буфер се инстанцира на реда TGT_TCK на всеки интерфейс за отстраняване на грешки на целевия процесор.
Линията URSTB от UJTAG макрос (TRSTB) е повишен в глобален ресурс в рамките на CoreJTAGОтстраняване на грешки. Допълнителен инвертор е поставен на линията TGT_TRST в CoreJTAGОтстраняване на грешки за свързване към цел за отстраняване на грешки, която след това се очаква да бъде свързана към източник на активно високо нулиране. Конфигурира се, когато се предполага, че входящият TRSTB сигнал от JTAG TAP е активен нисък. Ако тази конфигурация изисква една или повече цели за отстраняване на грешки, ще се използва допълнителен глобален ресурс за маршрутизиране.
Линията URSTB от UJTAG макрос (TRSTB) е повишен в глобален ресурс в рамките на CoreJTAGОтстраняване на грешки. Допълнителен инвертор е поставен на линията TGT_TRST в CoreJTAGОтстраняване на грешки за свързване към цел за отстраняване на грешки, която след това се очаква да бъде свързана към източник на активно високо нулиране. Конфигурира се, когато се предполага, че входящият TRSTB сигнал от JTAG TAP е активен нисък. TGT_TRSTN е активният нисък изход по подразбиране за целта за отстраняване на грешки. Ако тази конфигурация изисква една или повече цели за отстраняване на грешки, ще бъде изразходван допълнителен глобален ресурс за маршрутизиране.
Фигура 1-3. CoreJTAGОтстраняване на грешки в серийни данни и часовник
Верижно свързване на устройства
Обърнете се към Ръководствата за потребителя за програмиране на FPGA за конкретната развойна платка или фамилия. Всяка платка за разработка може да работи при различен обемtages, и можете да изберете да проверите дали това е възможно с техните платформи за разработка. Освен това, ако използвате няколко платки за разработка, уверете се, че те имат обща основа.
Чрез FlashPro Header
За да поддържате верижното свързване на множество устройства в структурата с помощта на заглавката FlashPro, множество екземпляри на uj_jtag са задължителни. Тази версия на ядрото осигурява достъп до максимум 16 ядра без необходимост от ръчно инстанциране на uj_jtag. Всяко ядро има уникален IR код (от 0x55 до 0x64), който ще осигури достъп до конкретното ядро, съответстващо на ID кода.
Фигура 1-4. Няколко процесора в едно устройство Едно устройство
За да използвате CoreJTAGОтстраняване на грешки на множество устройства, едно от устройствата трябва да стане главно. Това устройство съдържа CoreJTAGЯдро за отстраняване на грешки. След това всеки процесор е свързан, както следва:
Фигура 1-5. Множество процесори в две устройства
За отстраняване на грешки в ядро на друга платка, JTAG сигнали от CoreJTAGОтстраняването на грешки се повишава до пинове от най-високо ниво в SmartDesign. След това те се свързват с JTAG сигнали директно на процесора.
Забележка: CoreJTAGОтстраняването на грешки във втория дизайн на платката не е задължително Имайте предвид, че UJ_JTAG макросът и заглавката на FlashPro не се използват във втория дизайн на платката.
За да изберете процесор за отстраняване на грешки в SoftConsole, щракнете върху конфигурациите за отстраняване на грешки и след това щракнете върху раздела Debugger.
Командата, показана на следното изображение, се изпълнява.
Фигура 1-6. Конфигурация на дебъгер UJ_JTAG_IRCODE
UJ_JTAG_IRCODE може да се променя в зависимост от това кой процесор отстранявате грешки. Напримерample: за отстраняване на грешки в процесор в Устройство 0, UJ_JTAG_IRCODE може да бъде зададен на 0x55 или 0x56.
Чрез GPIO
За отстраняване на грешки през GPIO, параметърът UJTAG Избрано е _BYPASS. Едно и четири ядра могат да бъдат дебъгвани през GPIO заглавки или щифтове. За да стартирате сесия за отстраняване на грешки с помощта на GPIO от SoftConsole v5.3 или по-висока, конфигурацията за отстраняване на грешки трябва да бъде настроена, както следва:
Фигура 1-7. Конфигурация на дебъгер GPIO
Забележка: Ако дебъгвате през GPIO, не можете едновременно да дебъгвате процесора чрез FlashPro Header или Embedded FlashPro5 на платките за разработка. Напримерample: FlashPro Header или Embedded FlashPro5 са налични за улесняване на отстраняването на грешки с помощта на Identify или SmartDebug.
Фигура 1-8. Отстраняване на грешки през GPIO пинове
Верижно свързване на устройства чрез GPIO пинове
За да поддържа верижното свързване на множество устройства чрез GPIO, UJTAGПараметърът _BYPASS трябва да бъде избран. След това сигналите TCK, TMS и TRSTb могат да бъдат повишени към портове от най-високо ниво. Всички целеви процесори имат TCK, TMS и TRSTb. Те не са показани по-долу.
Фигура 1-9. Верижно свързване на устройства чрез GPIO пинове
В основен ДжTAG верига, TDO на процесор се свързва с TDI на друг процесор и продължава, докато всички процесори не бъдат свързани във верига по този начин. TDI на първия процесор и TDO на последния процесор се свързват с JTAG програмист, свързващ всички процесори. ДжTAG сигналите от процесорите се насочват към CoreJTAGОтстраняване на грешки, където те могат да бъдат верижни. Ако верижното свързване на множество устройства е завършено, устройството с CoreJTAGDebug става главното устройство.
В сценарий за отстраняване на грешки в GPIO, където IR кодът не е разпределен за всеки процесор, се използва модифициран OpenOCD скрипт за избор на кое устройство се отстраняват грешки. OpenOCD скрипт се модифицира, за да се избере кое устройство да се отстранява. За Mi-V дизайн, file се намира в мястото за инсталиране на SoftConsole, под openocd/scripts/board/ microsemi-riscv.cfg. За другите процесори, files се намират в същото местоположение на openocd.
Забележка: Опциите за конфигуриране на отстраняване на грешки също трябва да бъдат актуализирани, ако file се преименува
Фигура 1-10. Конфигурация за отстраняване на грешки
Отворете username-riscv-gpio-chain.cfg, следното е exampкакво трябва да се види:
Фигура 1-11. MIV конфигурация File
Следните настройки работят за отстраняване на грешки на едно устройство през GPIO. За отстраняване на грешки във верига е необходимо да се добавят допълнителни команди, така че устройствата, които не са отстранени, да бъдат поставени в режим на байпас.
За два процесора във верига, следните sample команда се изпълнява:
Това позволява отстраняване на грешки на Target softcore процесор 1 чрез поставяне на Target softcore процесор 0 в режим на байпас. За отстраняване на грешки в Target softcore процесор 0 се използва следната команда:
Забележка: Единствената разлика между тези две конфигурации е, че източникът, който извиква конфигурацията Microsemi RISCV file (microsemi-riscv.cfg) или идва на първо място при отстраняване на грешки в Target Softcore Processor 0, или на второ място при отстраняване на грешки в Target Softcore Processor 1. За повече от две устройства във веригата допълнителни jtag се добавят нови кранове. Напримерample, ако има три процесора във верига, тогава се използва следната команда:
Фигура 1-12. напрampсистема за отстраняване на грешки
Интерфейс
Следващите раздели обсъждат информация, свързана с интерфейса.
Конфигурационни параметри
Конфигурационните опции за CoreJTAGОтстраняването на грешки са описани в следващата таблица. Ако се изисква конфигурация, различна от стандартната, използвайте диалоговия прозорец Конфигурация в SmartDesign, за да изберете подходящите стойности за конфигурируемите опции.
Таблица 2-1. CoreJTAGОпции за конфигуриране на отстраняване на грешки
| Име | Валиден обхват | По подразбиране | Описание |
| NUM_DEBUG_TGTS | 1-16 | 1 | Броят налични цели за отстраняване на грешки чрез FlashPro (UJTAG_DEBUG = 0) е 1-16. Броят на наличните цели за отстраняване на грешки чрез GPIO (UJTAG_DEBUG = 1) е 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR код, по един на цел за отстраняване на грешки. Посочената стойност трябва да е уникална за тази цел за отстраняване на грешки. Тунелният контролер, свързан с този целеви интерфейс за отстраняване на грешки, управлява само TDO и управлява целевия интерфейс за отстраняване на грешки, когато съдържанието на IR регистъра съответства на този IR код. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: Изходът TGT_TRSTN_x е свързан към глобална форма на изхода URSTB с активно ниско ниво на UJTAG macro.1: Изходът TGT_TRST е вътрешно свързан с глобална обърната форма на изхода URSTB с активно ниско ниво на UJTAG макрос. Консумира се допълнителен глобален ресурс за маршрутизиране, ако този параметър е зададен на 1 за която и да е цел за отстраняване на грешки. |
| UJTAG_БАЙПАС | 0-1 | 0 | 0: GPIO Debug е деактивирано, Debug е достъпно чрез FlashPro Header или Embedded FlashPro5.1: GPIO Debug е активирано, Debug е достъпно чрез избрани от потребителя GPIO пинове на платката.Забележка: Когато отстраняването на грешки се извършва чрез GPIO, се изпълнява следната команда за отстраняване на грешки в опциите за отстраняване на грешки на SoftConsole: „—команда „set FPGA_TAP N““. |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG макрос е избран, ако UJTAG_BYPASS = 0. 1: UJTAGМакросът _SEC е избран, ако UJTAG_BYPASS= 0.Забележка: Този параметър се отнася само за PolarFire. Тоест СЕМЕЙСТВО = 26. |
Описания на сигнала
Следващата таблица изброява описанията на сигналите за CoreJTAGОтстраняване на грешки.
Таблица 2-2. CoreJTAGОтстраняване на грешки в I/O сигнали
| Име | Валиден обхват | По подразбиране | Описание |
| NUM_DEBUG_TGTS | 1-16 | 1 | Броят налични цели за отстраняване на грешки чрез FlashPro (UJTAG_DEBUG = 0) е 1-16. Броят на наличните цели за отстраняване на грешки чрез GPIO (UJTAG_DEBUG = 1) е 1-4. |
| IR_CODE_TGT_x | 0X55-0X64 | 0X55 | JTAG IR код, по един на цел за отстраняване на грешки. Посочената стойност трябва да е уникална за тази цел за отстраняване на грешки. Тунелният контролер, свързан с този целеви интерфейс за отстраняване на грешки, управлява само TDO и управлява целевия интерфейс за отстраняване на грешки, когато съдържанието на IR регистъра съответства на този IR код. |
| TGT_ACTIVE_HIGH_RESET_x | 0-1 | 0 | 0: Изходът TGT_TRSTN_x е свързан към глобална форма на изхода URSTB с активно ниско ниво на UJTAG macro.1: Изходът TGT_TRST е вътрешно свързан с глобална обърната форма на изхода URSTB с активно ниско ниво на UJTAG макрос. Консумира се допълнителен глобален ресурс за маршрутизиране, ако този параметър е зададен на 1 за която и да е цел за отстраняване на грешки. |
| UJTAG_БАЙПАС | 0-1 | 0 | 0: GPIO Debug е деактивирано, Debug е достъпно чрез FlashPro Header или Embedded FlashPro5.1: GPIO Debug е активирано, Debug е достъпно чрез избрани от потребителя GPIO пинове на платката.Забележка: Когато отстраняването на грешки се извършва чрез GPIO, се изпълнява следната команда за отстраняване на грешки в опциите за отстраняване на грешки на SoftConsole: „—команда „set FPGA_TAP N““. |
| UJTAG_SEC_EN | 0-1 | 0 | 0: UJTAG макрос е избран, ако UJTAG_BYPASS = 0. 1: UJTAGМакросът _SEC е избран, ако UJTAG_BYPASS= 0.Забележка: Този параметър се отнася само за PolarFire. Тоест СЕМЕЙСТВО = 26. |
Бележки:
- Всички сигнали в JTAG Списъкът с TAP портове по-горе трябва да бъде повишен до портове от най-високо ниво в SmartDesign.
- SEC портовете са налични само когато UJTAG_SEC_EN е активиран чрез CoreJTAGGUI за конфигурация на Debug.
- Обърнете особено внимание, когато свързвате входа EN_SEC. Ако EN_SEC е повишен до порт от най-високо ниво (входен щифт на устройството), трябва да получите достъп до Configure I/O States During JTAG Секцията за програмиране на Дизайна на програмата в потока на Libero и се уверете, че състоянието на I/0 (само изход) за порта EN_SEC е зададено на 1.
Регистрирайте карта и описания
Няма регистри за CoreJTAGОтстраняване на грешки.
Поток на инструмента
Следващите раздели обсъждат информация, свързана с потока на инструмента.
Лиценз
Не се изисква лиценз за използване на това IP ядро с Libero SoC.
RTL
Осигурен е пълен RTL код за ядрото и тестовите стендове, което позволява ядрото да бъде инстанцирано със SmartDesign. Симулацията, синтезът и оформлението могат да се извършват в рамките на Libero SoC.
SmartDesign
Бившample инстанциран view на CoreJTAGОтстраняването на грешки е показано на следващата фигура. За повече информация относно използването на SmartDesign за инстанциране и генериране на ядра вижте Използване на DirectCore в потребителското ръководство на Libero® SoC.
Фигура 4-1. SmartDesign CoreJTAGЕкземпляр за отстраняване на грешки View с помощта на JTAG Заглавка
Фигура 4-2. SmartDesign CoreJTAGЕкземпляр за отстраняване на грешки с помощта на GPIO Pins
Конфигуриране на CoreJTAGОтстраняване на грешки в SmartDesign
Ядрото се конфигурира с помощта на GUI за конфигурация в SmartDesign. бившampна GUI е показан на следващата фигура.
Фигура 4-3. Конфигуриране на CoreJTAGОтстраняване на грешки в SmartDesign
За PolarFire, UJTAG_SEC избира UJTAG_SEC макрос вместо UJTAG макро, когато UJTAG_BYPASS е деактивиран. Той се игнорира за всички останали семейства.
Броят на целите за отстраняване на грешки може да се конфигурира до 16 цели за отстраняване на грешки с UJTAG_BYPASS деактивиран и до 4 цели за отстраняване на грешки с UJTAG_BYPASS активиран.
UJTAG_BYPASS избира отстраняване на грешки чрез UJTAG и заглавката на FlashPro и отстраняване на грешки чрез GPIO пинове.
Целевият # IR код е JTAG IR код, даден на целта за отстраняване на грешки. Това трябва да е уникална стойност в диапазона, посочен в Таблица 2-1.
Симулационни потоци
С CoreJ се предоставя стенд за потребителски тестовеTAGОтстраняване на грешки. За да стартирате симулации:
- Изберете потребителския тестов поток в рамките на SmartDesign.
- Щракнете върху Запазване и генериране в панела Генериране. Изберете тестовия стенд за потребителя от графичния потребителски интерфейс за основна конфигурация.
Когато SmartDesign генерира проекта Libero, той инсталира потребителския тестов стенд files. За да стартирате потребителския тестов стенд:
- Задайте основния дизайн на CoreJTAGОтстраняване на грешки в йерархичния прозорец на дизайна на Libero.
- Щракнете върху Проверка на предварително синтезиран дизайн > Симулиране в прозореца Libero Design Flow. Това стартира ModelSim и автоматично стартира симулацията.
Синтез в Либеро
За да стартирате синтез:
- Щракнете върху иконата Synthesize в прозореца Libero SoC Design Flow, за да синтезирате ядрото. Друга възможност е да щракнете с десния бутон върху опцията Synthesize в прозореца Design Flow и изберете Open Interactively. Прозорецът Синтез показва проекта Synplify®.
- Щракнете върху иконата Изпълнение.
Забележка: За RTG4 има смекчено предупреждение за преходно събитие (SET), което може да бъде игнорирано, тъй като този IP се използва само за целите на разработката и няма да се използва в радиационна среда.
Място и маршрут в Либеро
След като синтезът приключи, щракнете върху иконата Place and Route в Libero SoC, за да започнете процеса на поставяне.
Програмиране на устройството
Ако се използва функцията UJAG_SEC и EN_SEC е повишен до порт от най-високо ниво (входен щифт на устройството), трябва да получите достъп до Конфигуриране на I/O състояния по време на JTAG Секцията за програмиране на Дизайна на програмата в потока на Libero и се уверете, че състоянието на I/0 (само изход) за порта EN_SEC е зададено на 1.
Тази конфигурация е необходима за поддържане на достъп до JTAG порт за препрограмиране на устройството, тъй като дефинираната стойност на регистъра за гранично сканиране (BSR) отменя всяко външно логическо ниво на EN_SEC по време на препрограмиране.
Системна интеграция
Следващите раздели обсъждат информацията, свързана със системната интеграция.
Проектиране на системно ниво за IGLOO2/RTG4
Следващата фигура показва проектните изисквания за изпълнение на JTAG отстраняване на грешки на софткор процесор, разположен в тъканта от SoftConsole до JTAG интерфейс за IGLOO2 и RTG4 устройства.
Фигура 5-1. RTG4/IGLOO2 JTAG Дизайн за отстраняване на грешки
Проектиране на системно ниво за SmartFusion2
Следващата фигура показва проектните изисквания за изпълнение на JTAG отстраняване на грешки на софткор процесор, разположен в тъкан от SoftConsole до JTAG интерфейс за устройства SmartFusion2.
Фигура 5-2. SmartFusion2 JTAG Дизайн за отстраняване на грешки
UJTAG_SEC
За фамилията устройства PolarFire тази версия позволява на потребителя да избира между UJTAG и UJTAG_SEC, UJTAGПараметърът _SEC_EN в графичния потребителски интерфейс ще се използва за избор на желан.
Следващата фигура показва проста диаграма, която представя физическите интерфейси на UJTAG/UJTAG_SEC в PolarFire.
Фигура 5-3. PolarFire UJTAG_SEC Макрос
Ограничения за проектиране
Дизайните с CoreJTAGОтстраняването на грешки изисква приложението да следва ограниченията в потока на проектиране, за да позволи анализът на времето да се използва в TCK тактовия домейн.
За да добавите ограниченията:
- Ако се използва потокът Enhanced Constraint в Libero v11.7 или по-нова версия, щракнете двукратно върху Constraints > Manage Constraints в прозореца DesignFlow и щракнете върху раздела Timing.
- В раздела Време на прозореца на Constraint Manager щракнете върху Нов, за да създадете нов SDC fileи име на file. Ограниченията на дизайна включват ограниченията на източника на часовник, които могат да бъдат въведени в този празен SDC file.
- Ако се използва потоците на класическото ограничение в Libero v11.7 или по-висока, щракнете с десния бутон върху Създаване на ограничения > Времево ограничение в прозореца Design Flow и след това щракнете върху Създаване на ново ограничение. Създава нов SDC file. Ограниченията на дизайна включват ограниченията на източника на часовник, който е въведен в този празен SDC file.
- Изчислете TCK периода и полупериода. TCK е настроен на 6 MHz, когато отстраняването на грешки се извършва с FlashPro, и е настроено на максимална честота от 30 MHz, когато отстраняването на грешки се поддържа от FlashPro5. След като завършите тази стъпка, въведете следните ограничения в SDC file:
create_clock -name { TCK } \- период TCK_PERIOD \
- форма на вълната { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Напримерample, следните ограничения се прилагат за дизайн, който използва TCK честота от 6 MHz.
create_clock -name { TCK } \ - период 166.67 \
- форма на вълната { 0 83.33 } \ [ get_ports { TCK } ]
- Свържете всички ограничения files със Синтез, Place-and-Route и Проверка на времето stages в Мениджър на ограничения > Раздел Време. Това се извършва чрез маркиране на съответните квадратчета за отметка за SDC files, в които са въведени ограниченията
История на ревизиите
| Име на порт | ширина | Посока | Описание |
| JTAG TAP портове | |||
| TDI | 1 | Вход | Тестови данни в. Сериен вход на данни от TAP. |
| TCK | 1 | Вход | Тестови часовник. Източник на часовник към всички последователни елементи в CoreJTAGОтстраняване на грешки. |
| TMS | 1 | Вход | Избор на тестов режим. |
| TDO | 1 | Изход | Излезте от тестовите данни. Сериен изход на данни към TAP. |
| TRSTB | 1 | Вход | Нулиране на теста. Активен нисък вход за нулиране от TAP. |
| JTAG Целеви X портове | |||
| TGT_TDO_x | 1 | Вход | Тествайте данните от debug target x към TAP. Свържете се към целевия TDO порт. |
| TGT_TCK_x | 1 | Изход | Тествайте изхода на часовника за отстраняване на грешки в цел x. TCK е повишен в глобална мрежа с ниско изкривяване вътрешно в CoreJTAGОтстраняване на грешки. |
| TGT_TRST_x | 1 | Изход | Нулиране на активен висок тест. Използва се само когато TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Изход | Active-Low Test Reset. Използва се само когато TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Изход | Тестови режим Изберете изход за отстраняване на грешки цел x. |
| TGT_TDI_x | 1 | Изход | Тестови данни в. Сериен вход на данни от дебъг цел x. |
| UJTAG_BYPASS_TCK_x | 1 | Вход | Тествайте входа на часовника за отстраняване на грешки в цел x от GPIO пин. |
| UJTAG_BYPASS_TMS_x | 1 | Вход | Тестови режим Изберете за отстраняване на грешки в цел x от GPIO пин. |
| UJTAG_BYPASS_TDI_x | 1 | Вход | Входящи данни за тестване, Серийни данни за отстраняване на грешки в целта x от GPIO пин. |
| UJTAG_BYPASS_TRSTB_x | 1 | Вход | Нулиране на теста. Нулирайте входа за отстраняване на грешки цел x от GPIO пин. |
| UJTAG_BYPASS_TDO_x | 1 | Изход | Изход на тестови данни, серийни данни от дебъг цел x от GPIO щифт. |
| SEC портове | |||
| EN_SEC | 1 | Вход | Активира сигурността. Позволява на потребителския дизайн да замени външния TDI и TRSTB вход към TAP.Внимание: Бъдете особено внимателни, когато свързвате този порт. Вижте бележката по-долу и Програмирането на устройството за повече подробности. |
| TDI_SEC | 1 | Вход | Отмяна на сигурността на TDI. Заменя външния TDI вход към TAP, когато EN_SEC е HIGH. |
| TRSTB_SEC | 1 | Вход | TRSTB Защита отмяна. Заменя външния TRSTB вход към TAP, когато SEC_EN е HIGH. |
| УТРСТБ | 1 | Изход | Тест за нулиране на монитора |
| UTMS | 1 | Изход | Тестов режим Изберете Монитор |
Микрочипът Webсайт
Microchip предоставя онлайн поддръжка чрез нашата webсайт при www.microchip.com/. Това webсайтът се използва за направа fileи информация, лесно достъпна за клиентите. Част от наличното съдържание включва:
- Продуктова поддръжка – Листове с данни и грешки, бележки за приложението и sampфайлови програми, ресурси за проектиране, ръководства за потребителя и документи за хардуерна поддръжка, най-новите версии на софтуера и архивиран софтуер
- Обща техническа поддръжка – Често задавани въпроси (ЧЗВ), заявки за техническа поддръжка, онлайн дискусионни групи, списък с членове на партньорската програма за дизайн на Microchip
- Бизнесът на Microchip – Ръководства за избор на продукти и поръчки, най-новите прессъобщения на Microchip, списък на семинари и събития, списъци на търговски офиси на Microchip, дистрибутори и представители на фабрики
Услуга за уведомяване за промяна на продукта
Услугата на Microchip за уведомяване за промяна на продукта помага на клиентите да бъдат информирани за продуктите на Microchip. Абонатите ще получават известие по имейл винаги, когато има промени, актуализации, ревизии или грешки, свързани с определена група продукти или инструмент за разработка, които представляват интерес.
За да се регистрирате, отидете на www.microchip.com/pcn и следвайте инструкциите за регистрация Поддръжка на клиенти Потребителите на продукти на Microchip могат да получат помощ по няколко канала:
- Дистрибутор или представител
- Местен офис за продажби
- Техническа поддръжка на инженер за вградени решения (ESE) Клиентите трябва да се свържат със своя дистрибутор, представител или ESE за поддръжка. Местните офиси за продажби също са на разположение, за да помогнат на клиентите. В този документ е включен списък с търговски офиси и местоположения.
Техническата поддръжка е достъпна чрез webсайт на: www.microchip.com/support
Функция за защита на код на микрочип устройства
Обърнете внимание на следните подробности за функцията за защита на кода на Microchip устройства:
- Продуктите на Microchip отговарят на спецификациите, съдържащи се в техния конкретен лист с данни на Microchip.
- Microchip вярва, че семейството му продукти е безопасно, когато се използва по предвидения начин и при нормални условия.
- Има нечестни и вероятно незаконни методи, използвани в опитите за нарушаване на функциите за защита на кода на устройствата на Microchip. Вярваме, че тези методи изискват използването на продуктите на Microchip по начин извън работните спецификации, съдържащи се в информационните листове на Microchip. Опитите за нарушаване на тези функции за защита на кода най-вероятно не могат да бъдат извършени без нарушаване на правата на интелектуална собственост на Microchip.
- Microchip е готов да работи с всеки клиент, който е загрижен за целостта на неговия код.
- Нито Microchip, нито друг производител на полупроводници може да гарантира сигурността на своя код. Защитата на кода не означава, че ние гарантираме, че продуктът е „нечуплив“. Защитата на кода непрекъснато се развива. Ние от Microchip се ангажираме непрекъснато да подобряваме функциите за защита на кода на нашите продукти. Опитите за нарушаване на функцията за защита на кода на Microchip може да са нарушение на Закона за авторското право в цифровото хилядолетие. Ако такива действия позволяват неоторизиран достъп до вашия софтуер или друга защитена с авторски права работа, може да имате право да заведете иск за обезщетение съгласно този закон.
Правна информация
Информацията, съдържаща се в тази публикация, е предоставена единствено с цел проектиране с и използване на продукти на Microchip. Информация относно приложенията на устройството и други подобни се предоставя само за ваше удобство и може да бъде заменена от актуализации. Ваша е отговорността да гарантирате, че вашето приложение отговаря на вашите спецификации.
ТАЗИ ИНФОРМАЦИЯ СЕ ПРЕДОСТАВЯ ОТ MICROCHIP „КАКТО Е“. MICROCHIP НЕ ПРАВИ НИКАКВИ ЗАЯВЛЕНИЯ
ИЛИ ГАРАНЦИИ ОТ ВСЯКАКЪВ ВИД, ИЗРИЧНИ ИЛИ КОСВЕНИ, ПИСМЕНИ ИЛИ УСТНИ, ЗАКОНОВИ
ИЛИ ДРУГО, СВЪРЗАНО С ИНФОРМАЦИЯТА, ВКЛЮЧИТЕЛНО, НО НЕ ОГРАНИЧЕНО ДО КАКВОТО И ДА Е ПОДРАЗБИРАНЕ
ГАРАНЦИИ ЗА НЕНАРУШЕНИЕ, ТЪРГОВСКА СПОСОБНОСТ И ПРИГОДНОСТ ЗА ОПРЕДЕЛЕНА ЦЕЛ ИЛИ ГАРАНЦИИ, СВЪРЗАНИ С НЕГОВОТО СЪСТОЯНИЕ, КАЧЕСТВО ИЛИ РАБОТА. В НИКАКЪВ СЛУЧАЙ МИКРОЧИП НЯМА ДА НОСИ ОТГОВОРНОСТ ЗА НИКАКВИ НЕПРЯКИ, СПЕЦИАЛНИ, НАКАЗАТЕЛНИ, СЛУЧАЙНИ ИЛИ ПОСЛЕДВАЩИ ЗАГУБИ, ЩЕТИ, РАЗХОДИ ИЛИ РАЗХОДИ, КАКВИТО И ДА СА СВЪРЗАНИ С ИНФОРМАЦИЯТА ИЛИ НЕЙНОТО ИЗПОЛЗВАНЕ, КАКВОТО И ДА СА ПРИЧИНЕНИ, ДОРИ АКО МИКРОЧИП Е БИЛ РАЗХОДЕН ИЗВЪРШЕН ОТ \ВЪЗМОЖНОСТТА ИЛИ ЩЕТИТЕ СА ПРЕДВИДИМИ. В НАЙ-ПЪЛНАТА СТЕПЕН, ПОЗВОЛЕНА ОТ ЗАКОНА, ПЪЛНАТА ОТГОВОРНОСТ НА MICROCHIP ПО ВСИЧКИ ИСКОВЕ, СВЪРЗАНИ ПО КАКЪВТО И ДА Е НАЧИН С ИНФОРМАЦИЯТА ИЛИ ИЗПОЛЗВАНЕТО ѝ, НЯМА ДА НАДВИШАВА СУМАТА НА ТАКСИ, АКО ИМА ТАКИВА, КОИТО СТЕ ПЛАТИЛИ ДИРЕКТНО НА MICROCHIP ЗА ИНФОРМАЦИЯТА. Използването на устройства Microchip в животоподдържащи и/или безопасни приложения е изцяло на риск на купувача и купувачът се съгласява да защитава, обезщетява и предпазва Microchip от всякакви щети, искове, дела или разходи, произтичащи от такава употреба. Никакви лицензи не се предават, имплицитно или по друг начин, съгласно правата на интелектуална собственост на Microchip, освен ако не е посочено друго.
| АМЕРИКИ | АЗИЯ/ТИХИЯ ОКЕАН | АЗИЯ/ТИХИЯ ОКЕАН | ЕВРОПА |
| Корпоративен офис2355 West Chandler Blvd. Chandler, AZ 85224-6199 Тел.: 480-792-7200 Факс: 480-792-7277 Техническа поддръжка: www.microchip.com/support Web адрес: www.microchip.com АтлантаДулут, Джорджия Тел.: 678-957-9614 Факс: 678-957-1455Остин, ТексасТел: 512-257-3370Бостън Westborough, MA Тел.: 774-760-0087 Факс: 774-760-0088ЧикагоItasca, ILTel: 630-285-0071 Факс: 630-285-0075ДаласAddison, TX Тел.: 972-818-7423 Факс: 972-818-2924ДетройтНови, MITel: 248-848-4000Хюстън, ТексасТел: 281-894-5983Индианаполис Noblesville, IN Тел: 317-773-8323 Факс: 317-773-5453 Тел: 317-536-2380Лос Анджелис Mission Viejo, CA Тел.: 949-462-9523 Факс: 949-462-9608 Тел.: 951-273-7800Роли, Северна КаролинаТел: 919-844-7510Ню Йорк, Ню ЙоркТел: 631-435-6000Сан Хосе, КалифорнияТел.: 408-735-9110 Тел.: 408-436-4270Канада – ТоронтоТел.: 905-695-1980 Факс: 905-695-2078 | Австралия – СидниТел.: 61-2-9868-6733Китай – ПекинТел.: 86-10-8569-7000Китай – ЧенгдуТел.: 86-28-8665-5511Китай – ЧунцинТел.: 86-23-8980-9588Китай – ДунгуанТел.: 86-769-8702-9880Китай – ГуанджоуТел.: 86-20-8755-8029Китай – ХанджоуТел.: 86-571-8792-8115Китай – САР ХонконгТел: 852-2943-5100Китай – НанкинТел.: 86-25-8473-2460Китай – ЦиндаоТел.: 86-532-8502-7355Китай – ШанхайТел.: 86-21-3326-8000Китай – ШенянТел.: 86-24-2334-2829Китай – ШенженТел.: 86-755-8864-2200Китай – СуджоуТел.: 86-186-6233-1526Китай – УханТел.: 86-27-5980-5300Китай – СианТел.: 86-29-8833-7252Китай – КсиаменТел: 86-592-2388138Китай – ДжухайТел: 86-756-3210040 | Индия – БангалорТел.: 91-80-3090-4444Индия – Ню ДелхиТел.: 91-11-4160-8631Индия - ПунаТел.: 91-20-4121-0141Япония – ОсакаТел.: 81-6-6152-7160Япония – ТокиоТел: 81-3-6880-3770Корея – ТегуТел.: 82-53-744-4301Корея – СеулТел.: 82-2-554-7200Малайзия - Куала ЛумпурТел.: 60-3-7651-7906Малайзия – ПенангТел.: 60-4-227-8870Филипини – МанилаТел.: 63-2-634-9065СингапурТел: 65-6334-8870Тайван – Хсин ЧуТел.: 886-3-577-8366Тайван – ГаосюнТел.: 886-7-213-7830Тайван – ТайпеТел.: 886-2-2508-8600Тайланд – БанкокТел.: 66-2-694-1351Виетнам – Хо Ши МинТел.: 84-28-5448-2100 | Австрия – ВелсTel: 43-7242-2244-39Fax: 43-7242-2244-393Дания – КопенхагенTel: 45-4485-5910Fax: 45-4485-2829Финландия – ЕспооТел.: 358-9-4520-820Франция – ПарижTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Германия – ГархингТел: 49-8931-9700Германия – ХаанТел: 49-2129-3766400Германия – ХайлбронТел: 49-7131-72400Германия – КарлсруеТел: 49-721-625370Германия – МюнхенTel: 49-89-627-144-0Fax: 49-89-627-144-44Германия – РозенхаймТел.: 49-8031-354-560Израел – РаананаТел.: 972-9-744-7705Италия – МиланоTel: 39-0331-742611Fax: 39-0331-466781Италия – ПадуаТел: 39-049-7625286Холандия – DrunenTel: 31-416-690399Fax: 31-416-690340Норвегия – ТрондхаймТел: 47-72884388Полша – ВаршаваТел: 48-22-3325737Румъния – БукурещTel: 40-21-407-87-50Испания - МадридTel: 34-91-708-08-90Fax: 34-91-708-08-91Швеция – ГьотенбергTel: 46-31-704-60-40Швеция – СтокхолмТел.: 46-8-5090-4654Великобритания – УокингамTel: 44-118-921-5800Fax: 44-118-921-5820 |
Документи / Ресурси
 |
Microchip технология CoreJTAGПроцесори за отстраняване на грешки [pdf] Ръководство за потребителя CoreJTAGПроцесори за отстраняване на грешки, CoreJTAGОтстраняване на грешки, процесори |
