Microchip 技術 CoreJTAG調試處理器用戶指南

家庭	平鋪順序	組合式	全部的	使用率裝置	全部的％	性能（兆赫）
極地火	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
智能融合2	17	120	56340	M2S050	0.24	69.47
雪屋2	17	120	56340	M2GL050	0.24	68.76
智能融合	17	151	4608	A2F200M3F	3.65	63.53
冰屋	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

筆記： 此表中的數據是使用 Verilog RTL 在 -1 部件上採用典型綜合和佈局設置獲得的。頂級參數或泛型保留默認設置。

功能說明

核心JTAG調試使用UJTAG 硬宏提供對 J 的訪問TAG FPGA 結構的接口。聯合王國TAG 硬宏有助於從結構連接到 MSS 或 ASIC TAP 控制器的輸出。只有一個 UJ 實例TAG 織物中允許使用宏。
圖 1-1。核心JTAG調試框圖

核心JTAG調試包含 uj_j 的實例化tag 隧道控制器，它實現了 JTAG 隧道控制器方便JTAG FlashPro 編程器和目標軟核處理器之間的隧道。軟核處理器通過專用 FPGA 的 J 連接TAG 接口引腳。來自 J 的紅外掃描TAG 接口在 FPGA 架構中無法訪問。因此，需要隧道協議來促進對調試目標的 IR 和 DR 掃描，該協議支持行業標準 JTAG 界面。隧道控制器對作為 DR 掃描傳輸的隧道數據包進行解碼，並根據隧道數據包的內容和通過 UIREG 提供的 IR 寄存器的內容生成結果 IR 或 DR 掃描。當 IR 寄存器的內容與其 IR 代碼匹配時，隧道控制器還會對隧道數據包進行解碼。

圖 1-2。隧道數據包協議

配置參數提供隧道控制器使用的IR代碼的配置。為了方便調試單個設計中的多個軟核處理器，實例化的隧道控制器的數量可配置為 1-16，從而提供了 JTAG 每個目標處理器的兼容接口。這些目標處理器均可在實例化時通過唯一的 IR 代碼集進行尋址。

CLKINT 或 BFR 緩衝區在每個目標處理器調試接口的 TGT_TCK 線上實例化。

從 UJ 出發的 URSTB 線TAG 宏 (TRSTB) 被提升為 CoreJ 內的全局資源TAG調試。可選逆變器放置在 CoreJ 內的 TGT_TRST 線上TAG調試以連接到調試目標，然後預計該目標將連接到高電平有效復位源。當假設來自 J 的傳入 TRSTB 信號時進行配置TAG TAP 低電平有效。如果此配置需要一個或多個調試目標，則會消耗額外的全局路由資源。

從 UJ 出發的 URSTB 線TAG 宏 (TRSTB) 被提升為 CoreJ 內的全局資源TAG調試。可選逆變器放置在 CoreJ 內的 TGT_TRST 線上TAG調試以連接到調試目標，然後預計該目標將連接到高電平有效復位源。當假設來自 J 的傳入 TRSTB 信號時進行配置TAG TAP 低電平有效。 TGT_TRSTN 是調試目標的默認低電平有效輸出。如果此配置需要一個或多個調試目標，則會消耗額外的全局路由資源。

圖 1-3。核心JTAG調試串行數據和時鐘

設備鏈接

請參閱特定開發板或系列的 FPGA 編程用戶指南。每個開發板可以在不同的電壓下運行tages，您可以選擇驗證他們的開發平台是否可行。此外，如果您使用多個開發板，請確保它們共享一個共同點。

通過 FlashPro 標頭
為了支持使用 FlashPro 標頭鏈接結構中的多個設備，uj_j 的多個實例tag 是必要的。該版本的核心提供最多 16 個核心的訪問，無需手動實例化 uj_jtag。每個內核都有一個唯一的 IR 代碼（從 0x55 到 0x64），可提供對與 ID 代碼匹配的特定內核的訪問。

圖 1-4。單個設備中的多個處理器單個設備

使用 CoreJTAG跨多台設備調試，其中一台設備需要成為主設備。該設備包含 CoreJTAG調試核心。然後按如下方式連接每個處理器：
圖 1-5。跨兩個設備的多個處理器

要調試另一塊板上的核心，JTAG 來自 CoreJ 的信號TAG調試被提升到 SmartDesign 中的頂級引腳。然後將它們連接到 JTAG 直接在處理器上發出信號。
筆記： 核心JTAG在第二個板設計中，調試是可選的請注意，UJ_JTAG 第二個板設計中未使用宏和 FlashPro 標頭。

要在 SoftConsole 中選擇用於調試的處理器，請單擊調試配置，然後單擊調試器選項卡。

將執行如下圖所示的命令。

圖 1-6。調試器配置 UJ_JTAG_紅外代碼

UJ_JTAG_IRCODE 可以根據您正在調試的處理器進行更改。對於前ample：調試設備 0 中的處理器，即 UJ_JTAG_IRCODE 可設置為 0x55 或 0x56。

通過GPIO
要通過 GPIO 進行調試，參數 UJTAG 選擇_BYPASS。可以通過 GPIO 接頭或引腳調試一核和四核。要使用 SoftConsole v5.3 或更高版本的 GPIO 運行調試會話，必須按如下方式設置調試配置：
圖 1-7。調試器配置 GPIO

筆記： 如果您通過 GPIO 進行調試，則無法通過開發板上的 FlashPro 接頭或嵌入式 FlashPro5 同時調試處理器。對於前ample：FlashPro 標頭或嵌入式 FlashPro5 可用於促進使用Identify 或SmartDebug 進行調試。
圖 1-8。通過 GPIO 引腳進行調試

通過 GPIO 引腳進行設備鏈接
為了支持通過 GPIO 鏈接多個設備，UJTAG需要選擇_BYPASS參數。然後TCK、TMS和TRSTb信號可以提升到頂級端口。所有目標處理器都有 TCK、TMS 和 TRSTb。這些在下面沒有顯示。
圖 1-9。通過 GPIO 引腳進行設備鏈接

在基本的 JTAG 鏈中，一個處理器的 TDO 連接到另一個處理器的 TDI，並繼續下去，直到所有處理器都以這種方式鏈接起來。第一個處理器的 TDI 和最後一個處理器的 TDO 連接到 JTAG 程序員鏈接所有處理器。 JTAG 來自處理器的信號被路由到 CoreJTAG調試，可以將它們鏈接起來。如果跨多個設備的鏈接完成，則具有 CoreJ 的設備TAG調試成為主設備。

在 GPIO 調試場景中，IR 代碼未分配給每個處理器，修改後的 OpenOCD 腳本用於選擇要調試的設備。修改 OpenOCD 腳本以選擇調試哪個設備。對於 Mi-V 設計， file 位於 SoftConsole 安裝位置的 openocd/scripts/board/microsemi-riscv.cfg 下。對於其他處理器， files 位於相同的 openocd 位置。
筆記： 調試配置選項也需要更新，如果 file 被重命名

圖 1-10。調試配置

打開 username-riscv-gpio-chain.cfg，以下是 examp必須看到的內容：

圖 1-11。 MIV 配置 File

以下設置適用於通過 GPIO 進行單個設備調試。為了調試鏈，需要添加額外的命令，以便將未調試的設備置於旁路模式。

對於鏈中的兩個處理器，以下是amp執行le命令：

這允許通過將目標軟核處理器 1 置於旁路模式來調試目標軟核處理器 0。要調試目標軟核處理器 0，請使用以下命令：

筆記： 這兩種配置之間的唯一區別是調用 Microsemi RISCV 配置的源 file (microsemi-riscv.cfg) 在調試目標軟核處理器 0 時首先出現，或者在調試目標軟核處理器 1 時出現第二個。對於鏈中兩個以上的器件，附加 jtag 添加了新水龍頭。對於前ample，如果鏈中有三個處理器，則使用以下命令：

圖 1-12。前任amp文件調試系統

介面

以下部分討論接口相關信息。

配置參數

CoreJ 的配置選項TAG調試說明如下表。如果需要默認配置以外的配置，請使用 SmartDesign 中的“配置”對話框為可配置選項選擇適當的值。
表 2-1。核心JTAG調試配置選項

姓名	有效範圍	預設	描述
NUM_DEBUG_TGTS	1-16	1	通過 FlashPro 可用的調試目標數量 (UJTAG_DEBUG = 0) 為 1-16。通過 GPIO 可用的調試目標的數量 (UJTAG_DEBUG = 1) 是 1-4。
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR 代碼，每個調試目標一個。指定的值對於該調試目標必須是唯一的。當 IR 寄存器的內容與該 IR 代碼匹配時，與該調試目標接口關聯的隧道控制器僅驅動 TDO 並驅動目標調試接口。
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0：TGT_TRSTN_x 輸出連接到 UJ 的全局形式的低電平有效 URSTB 輸出TAG 宏.1：TGT_TRST 輸出在內部連接到 UJ 的低電平有效 URSTB 輸出的全局反相形式TAG 宏。如果對於任何調試目標將此參數設置為 1，則會消耗額外的全局路由資源。
UJTAG_旁路	0-1	0	0：GPIO 調試已禁用，可通過 FlashPro 接頭或嵌入式 FlashPro5.1 進行調試。XNUMX：GPIO 調試已啟用，可通過用戶在板上選擇的 GPIO 引腳進行調試。筆記：當通過 GPIO 進行調試時，在 SoftConsole 調試選項中執行以下調試命令：“—command “set FPGA_TAP N””。
UJTAG_SEC_EN	0-1	0	0: 聯合王國TAG 如果 UJ 則選擇宏TAG_BYPASS = 0. 1: UJTAG如果 UJ 則選擇 _SEC 宏TAG_旁路= 0。筆記：該參數僅適用於PolarFire。也就是說，家庭 = 26。

信號說明
下表列出了CoreJ的信號描述TAG偵錯.
表 2-2。 核心JTAG調試 I/O 信號

姓名	有效範圍	預設	描述
NUM_DEBUG_TGTS	1-16	1	通過 FlashPro 可用的調試目標數量 (UJTAG_DEBUG = 0) 為 1-16。通過 GPIO 可用的調試目標的數量 (UJTAG_DEBUG = 1) 是 1-4。
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR 代碼，每個調試目標一個。指定的值對於該調試目標必須是唯一的。當 IR 寄存器的內容與該 IR 代碼匹配時，與該調試目標接口關聯的隧道控制器僅驅動 TDO 並驅動目標調試接口。
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0：TGT_TRSTN_x 輸出連接到 UJ 的全局形式的低電平有效 URSTB 輸出TAG 宏.1：TGT_TRST 輸出在內部連接到 UJ 的低電平有效 URSTB 輸出的全局反相形式TAG 宏。如果對於任何調試目標將此參數設置為 1，則會消耗額外的全局路由資源。
UJTAG_旁路	0-1	0	0：GPIO 調試已禁用，可通過 FlashPro 接頭或嵌入式 FlashPro5.1 進行調試。XNUMX：GPIO 調試已啟用，可通過用戶在板上選擇的 GPIO 引腳進行調試。筆記：當通過 GPIO 進行調試時，在 SoftConsole 調試選項中執行以下調試命令：“—command “set FPGA_TAP N””。
UJTAG_SEC_EN	0-1	0	0: 聯合王國TAG 如果 UJ 則選擇宏TAG_BYPASS = 0. 1: UJTAG如果 UJ 則選擇 _SEC 宏TAG_旁路= 0。筆記：該參數僅適用於PolarFire。也就是說，家庭 = 26。

筆記：

J 中的所有信號TAG 上面列出的 TAP 端口必須提升為 SmartDesign 中的頂級端口。
SEC 端口僅在 UJ 時可用TAG_SEC_EN 通過 CoreJ 啟用TAG調試的配置 GUI。
連接 EN_SEC 輸入時要特別小心。如果 EN_SEC 提升為頂級端口（器件輸入引腳），則必須在 J 期間訪問配置 I/O 狀態TAG Libero 流程中程序設計的編程部分，並確保 EN_SEC 端口的 I/0 狀態（僅輸出）設置為 1。

寄存器映射和描述

CoreJ 沒有寄存器TAG偵錯.

工具流程

以下部分討論工具流程相關信息。

執照

將此 IP 核與 Libero SoC 一起使用不需要許可證。

RTL
為核心和測試平台提供了完整的 RTL 代碼，允許使用 SmartDesign 實例化核心。仿真、綜合和佈局可以在 Libero SoC 內執行。

智能設計
前任ample實例化 view CoreJ的TAG調試如下圖所示。有關使用 SmartDesign 實例化和生成內核的更多信息，請參閱《在 Libero® SoC 中使用 DirectCore 用戶指南》。
圖 4-1。智能設計核心JTAG調試實例 View 使用 JTAG 標頭

圖 4-2。智能設計核心JTAG使用 GPIO 引腳調試實例

配置CoreJTAG在 SmartDesign 中調試

使用 SmartDesign 中的配置 GUI 來配置內核。前任ampGUI文件如下圖所示。
圖 4-3。配置CoreJTAG在 SmartDesign 中調試

對於極火，UJTAG_SEC選擇UJTAG_SEC 宏代替 UJTAG UJ時的宏TAG_BYPASS 已禁用。對於所有其他家庭來說，它都被忽略。
調試目標的數量最多可配置 16 個調試目標，使用 UJTAG_BYPASS 禁用，最多 4 個調試目標，帶 UJTAG_BYPASS 已啟用。
UJTAG_BYPASS選擇通過UJ調試TAG 和 FlashPro 接頭，並通過 GPIO 引腳進行調試。
目標 # IR 代碼是 JTAG 提供給調試目標的 IR 代碼。這必須是指定範圍內的唯一值 表 2-1。

模擬流程

CoreJ 提供了一個用戶測試平台TAG調試。運行模擬：

在 SmartDesign 中選擇用戶測試台流程。
單擊“生成”窗格中的“保存並生成”。從核心配置 GUI 中選擇用戶測試平台。

當SmartDesign生成Libero項目時，它會安裝用戶測試平台 files。運行用戶測試平台：

將設計根設置為 CoreJTAG在 Libero 設計層次結構窗格中調試實例化。
在 Libero 設計流程窗口中單擊驗證預綜合設計 > 模擬。這將啟動 ModelSim 並自動運行仿真。

Libero 中的合成

運行綜合：

單擊 Libero SoC Design Flow 窗口中的 Synthesize 圖標以綜合內核。或者，右鍵單擊“設計流程”窗口中的“綜合”選項，然後選擇“交互式打開”。 Synthesis 窗口顯示 Synplify® 項目。
單擊運行圖標。
筆記： 對於 RTG4，有一個事件瞬態 (SET) 緩解警告，可以忽略該警告，因為該 IP 僅用於開發目的，不會在輻射環境中使用。

Libero 中的佈局佈線

綜合完成後，單擊 Libero SoC 中的佈局和佈線圖標以開始佈局過程。

設備編程

如果使用 UJAG_SEC 功能並將 EN_SEC 提升為頂級端口（器件輸入引腳），則必須在 J 期間訪問配置 I/O 狀態TAG Libero 流程中程序設計的編程部分，並確保 EN_SEC 端口的 I/0 狀態（僅輸出）設置為 1。

此配置對於維護對 J 的訪問是必需的TAG 端口用於器件重新編程，因為定義的邊界掃描寄存器 (BSR) 值會在重新編程期間覆蓋 EN_SEC 上的任何外部邏輯電平。

系統整合

以下部分討論系統集成相關信息。

IGLOO2/RTG4 的系統級設計

下圖顯示了執行J的設計要求TAG 軟核處理器的調試，位於從 SoftConsole 到 J 的結構中TAG IGLOO2 和 RTG4 設備的接口。
圖 5-1。 RTG4/IGLOO2 JTAG 調試設計

SmartFusion2 的系統級設計

下圖顯示了執行J的設計要求TAG 軟核處理器的調試，位於從 SoftConsole 到 J 的結構中TAG SmartFusion2 設備的接口。
圖 5-2。智能融合2JTAG 調試設計

UJTAG_SEC

對於 PolarFire 系列設備，此版本允許用戶在 UJ 之間進行選擇TAG 和UJTAG_SEC，UJTAGGUI 中的 _SEC_EN 參數將用於選擇所需的參數。

下圖是UJ物理接口的簡單示意圖TAG/UJTAGPolarFire 中的 _SEC。

圖 5-3。極火 UJTAG_SEC宏

設計限制

使用 CoreJ 進行的設計TAG調試要求應用程序遵循設計流程中的約束，以允許在 TCK 時鐘域上使用時序分析。

添加約束：

如果使用 Libero v11.7 或更高版本中的增強約束流程，請雙擊 DesignFlow 窗口中的 Constraints > Manage Constraints，然後單擊 Timing 選項卡。
在 Constraint Manager 窗口的 Timing 選項卡中，單擊 New 創建一個新的 SDC file，並命名為 file。設計約束包括可以在此空白 SDC 中輸入的時鐘源約束 file.

如果使用 Libero v11.7 或更高版本中的經典約束流程，請在“設計流程”窗口中右鍵單擊“創建約束”>“時序約束”，然後單擊“創建新約束”。它創建了一個新的SDC file。設計約束包括時鐘源約束，在該空白SDC中輸入 file.
計算TCK週期和半週期。當使用 FlashPro 進行調試時，TCK 設置為 6 MHz；當 FlashPro30 支持調試時，TCK 設置為最大頻率 5 MHz。完成此步驟後，在 SDC 中輸入以下約束 file:
創建時鐘-名稱 { TCK } \
- 週期 TCK_PERIOD \
- 波形 { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] 例如amp如圖所示，以下約束適用於使用 6 MHz TCK 頻率的設計。
  創建時鐘-名稱 { TCK } \
- 期間 166.67 \
- 波形 { 0 83.33 } \ [ get_ports { TCK } ]

關聯所有約束 file具有綜合、佈局佈線和時序驗證tages 在 約束管理器 > 計時選項卡。這是通過選擇 SDC 的相關複選框來完成的 files，其中輸入了約束

修訂歷史

連接埠名稱	寬度	方向	描述
JTAG 分接端口
TDI	1	輸入	測試數據輸入。來自 TAP 的串行數據輸入。
TCK	1	輸入	測試時鐘。 CoreJ 內所有順序元素的時鐘源TAG偵錯.
經顱磁刺激系統	1	輸入	測試模式選擇。
TDO	1	輸出	測試數據出來。串行數據輸出至 TAP。
TRSTB	1	輸入	測試重置。來自 TAP 的低電平有效復位輸入。
JTAG 目標 X 端口
TGT_TDO_x	1	輸入	測試數據從調試目標 x 輸出到 TAP。連接到目標 TDO 端口。
TGT_TCK_x	1	輸出	測試時鐘輸出以調試目標 x。 TCK 在 CoreJ 內部升級為全球性低偏斜網絡TAG偵錯.
TGT_TRST_x	1	輸出	高電平有效測試復位。僅當 TGT_ACTIVE_HIGH_RESET_x =1 時使用
TGT_TRSTN_x	1	輸出	低電平有效測試復位。僅當 TGT_ACTIVE_HIGH_RESET_x =0 時使用
TGT_TMS_x	1	輸出	測試模式選擇調試目標 x 的輸出。
TGT_TDI_x	1	輸出	測試數據輸入。來自調試目標 x 的串行數據輸入。
UJTAG_BYPASS_TCK_x	1	輸入	從 GPIO 引腳測試時鐘輸入以調試目標 x。
UJTAG_BYPASS_TMS_x	1	輸入	測試模式選擇從 GPIO 引腳調試目標 x。
UJTAG_BYPASS_TDI_x	1	輸入	測試數據輸入，從 GPIO 引腳調試目標 x 的串行數據。
UJTAG_BYPASS_TRSTB_x	1	輸入	測試重置。從 GPIO 引腳重置調試目標 x 的輸入。
UJTAG_BYPASS_TDO_x	1	輸出	測試數據輸出，來自 GPIO 引腳的調試目標 x 的串行數據。
SEC 端口
EN_SEC	1	輸入	啟用安全性。使用戶設計能夠覆蓋 TAP 的外部 TDI 和 TRSTB 輸入。警告：連接此端口時要特別小心。有關更多詳細信息，請參閱下面的註釋和設備編程。
TDI_SEC	1	輸入	TDI 安全覆蓋。當 EN_SEC 為高電平時，覆蓋 TAP 的外部 TDI 輸入。
TRSTB_SEC	1	輸入	TRSTB 安全覆蓋。當 SEC_EN 為高電平時，覆蓋 TAP 的外部 TRSTB 輸入。
UTRSTB	1	輸出	測試重置監視器
UTMS	1	輸出	測試模式選擇監視器

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文件/資源

Microchip 技術 CoreJTAG調試處理器 [pdf] 使用者指南
核心JTAG調試處理器、CoreJTAG調試、處理器

參考

使用者手冊

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