Microchip Technology Core JTAG Gwida għall-Utent tal-Proċessuri tad-Debug

Introduzzjoni

Core JTAG Debug v4.0 facilitates the connection of Joint Test Action Group (JTAG) compatible soft core processors to the JTAG TAP or General Purpose Input/Output (GPIO) pins for debugging. This IP core facilitates the debugging of a maximum of 16 soft core processors within a single device, and also provides support for debugging of processors on four separate devices over GPIO.

Karatteristiċi

CoreJTAGDebug has the following key features:

• Provides the fabric access to the JTAG interface through the JTAG TAPP.
• Provides the fabric access to the JTAG interface through the GPIO pins.
• Configures the IR Code support for the JTAG tunneling.
• Supports the linking of multiple devices through the JTAG TAPP.
• Jappoġġja l-debugging multi-proċessur.
• Tippromwovi sinjali separati ta 'arloġġ u reset għar-riżorsi ta' rotta baxxi.
• Jappoġġja kemm ir-reset tal-mira attiva-baxx kif ukoll attiva-għoli.
• Supports the JTAG Security Monitor Interface (UJTAG_SEC) for PolarFire devices.

Verżjoni Core
This document applies to CoreJTAGDebug v4.0

Familji Appoġġjati

• PolarFire®
• RTG4™
• IGLOO® 2
• SmartFusion® 2
• SmartFusion
• ProASIC3/3E/3L
• IGLOO
• IGLOOe/+

Użu u Prestazzjoni tal-Apparat

Id-dejta dwar l-użu u l-prestazzjoni hija elenkata fit-tabella li ġejja għall-familji tal-apparati appoġġjati. Id-dejta elenkata f'din it-tabella hija biss indikattiva. L-użu ġenerali tal-apparat u l-prestazzjoni tal-qalba huma dipendenti fuq is-sistema.
Tabella 1. Użu u Prestazzjoni tal-Apparat

Familja	Madum Sekwenzjali	Kombinatorjali	Total	Użu Apparat	Total %	Prestazzjoni (MHz)
PolarFire	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
SmartFusion2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
SmartFusion	17	151	4608	A2F200M3F	3.65	63.53
IGLOO	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Nota: Id-dejta f'din it-tabella nkisbet bl-użu tal-Verilog RTL b'settings tipiċi ta 'sintesi u tqassim fuq -1 partijiet. Parametri tal-ogħla livell jew ġeneriċi tħallew f'settings default.

Deskrizzjoni Funzjonali

CoreJTAGDebug uses the UJTAG hard macro to provide access to the JTAG interface from the FPGA fabric. The UJTAG hard macro facilitates connecting to the output of the MSS or ASIC TAP controller from the fabric. Only, one instance of the UJTAG macro is allowed in the fabric.
Figure 1-1. CoreJTAGDebug Block Diagram

CoreJTAGDebug contains an instantiation of the uj_jtag tunnel controller, which implements a JTAG tunnel controller to facilitate JTAG tunneling between a FlashPro programmer and a target softcore processor. The softcore processor is connected through the dedicated FPGA’s JTAG interface pins. IR scans from the JTAG interface are inaccessible in the FPGA fabric. Hence, the tunnel protocol is required to facilitate IR and DR scans to the debug target, which supports the industry standard JTAG interface. The tunnel controller decodes the tunnel packet transferred as a DR scan and generates a resultant IR or DR scan, based on the contents of the tunnel packet and the contents of the IR register provided through UIREG. The tunnel controller also decodes the tunnel packet, when the contents of the IR register matches its IR code.

Figura 1-2. Protokoll tal-Pakkett tal-Mina

A configuration parameter provides configuration of the IR code used by the tunnel controller. To  facilitate the debugging of multiple softcore processors inside a single design, the number of tunnel controllers instantiated are configurable from 1-16, providing a JTAG compliant interface to each target processor. These target processors are each addressable through a unique IR code set at instantiation time.

Buffer CLKINT jew BFR huwa instanzjat fuq il-linja TGT_TCK ta 'kull interface ta' debug tal-proċessur fil-mira.

The URSTB line from the UJTAG macro (TRSTB) is promoted to a global resource within CoreJTAGDebug. An optional inverter is placed on the TGT_TRST line within CoreJTAGDebug for connection to a debug target, which is then expected to be connected to an active-high reset source. It is configured when it is assumed that the incoming TRSTB signal from the JTAG TAP is active low. If this configuration requires one or more debug targets, an additional global routing resource will be consumed.

The URSTB line from the UJTAG macro (TRSTB) is promoted to a global resource within CoreJTAGDebug. An optional inverter is placed on the TGT_TRST line within CoreJTAGDebug for connection to a debug target, which is then expected to be connected to an active-high reset source. It is configured when it is assumed that the incoming TRSTB signal from the JTAG TAP is active low. TGT_TRSTN is the default active low output for the  debug target. If this configuration requires one or more debug targets, an additional global routing resource will be consumed.

Figure 1-3. CoreJTAGDebug Serial Data and Clocking

Apparat Chaining

Irreferi għall-Gwidi tal-Utent tal-Programmazzjoni tal-FPGA għall-bord tal-iżvilupp speċifiku jew il-familja. Kull bord ta 'żvilupp jista' jopera f'vol differentitages, u tista 'tagħżel li tivverifika jekk huwiex possibbli bil-pjattaformi ta' żvilupp tagħhom. Ukoll, jekk qed tuża bordijiet ta 'żvilupp multipli, kun żgur li, jaqsmu bażi komuni.

Permezz ta' FlashPro Header
Biex tappoġġja l-ikkatenjar ta 'apparati multipli fid-drapp bl-użu tal-header FlashPro, każijiet multipli ta' uj_jtag huma meħtieġa. Din il-verżjoni tal-qalba tipprovdi aċċess għall-massimu ta' 16-il qalba mingħajr il-ħtieġa li tisstanzja manwalment uj_jtag. Kull qalba għandha Kodiċi IR uniku (minn 0x55 sa 0x64) li se jipprovdi aċċess għall-qalba speċifika li taqbel mal-kodiċi ID.

Figura 1-4. Proċessuri Multipli f'Apparat Waħdieni

To use CoreJTAGDebug across multiple devices, one of the devices needs to become the master. This device contains the CoreJTAGDebug core. Each processor is then connected as follows:
Figura 1-5. Proċessuri Multipli F'Żewġ Apparati

To debug a core on another board, the JTAG signals from CoreJTAGDebug are promoted to top-level pins in the SmartDesign. These are then connected to the JTAG signals directly on the processor.
Nota: A CoreJTAGDebug, in the second board design, is optional Note that the UJ_JTAG macro and the FlashPro header are unused in the second board design.

Biex tagħżel proċessur għad-debugging f'SoftConsole, ikklikkja l-konfigurazzjonijiet tad-debug, u mbagħad ikklikkja t-tab Debugger.

Il-kmand, muri fl-immaġni li ġejja, jiġi esegwit.

Figure 1-6. Debugger Configuration UJ_JTAG_IRCODE

The UJ_JTAG_IRCODE can be changed depending on which processor you are debugging. For example: to debug a processor in Device 0, the UJ_JTAG_IRCODE can be set to 0x55 or 0x56.

Permezz tal-GPIO
To debug over GPIO, the parameter UJTAG _BYPASS is selected. One and four cores can be debugged over GPIO headers or pins. To run a debug session using GPIOs from SoftConsole v5.3 or higher, the Debug Configuration must be set up as follows:
Figura 1-7. Konfigurazzjoni tad-debugger GPIO

Nota: Jekk qed tiddibaggja fuq GPIO, ma tistax tiddibaggja l-proċessur fl-istess ħin permezz tal-FlashPro Header jew l-Embedded FlashPro5, fuq il-bordijiet tal-iżvilupp. Per example: FlashPro Header jew Embedded FlashPro5 huma disponibbli biex jiffaċilitaw id-debug bl-użu ta 'Identifika jew SmartDebug.
Figura 1-8. Debugging Fuq Pinnijiet GPIO

Device Chaining permezz ta' Pinnijiet GPIO
To support the chaining of multiple devices through GPIO, the UJTAG_BYPASS parameter needs to be selected. Then the TCK, TMS, and TRSTb signals can be promoted to top-level ports. All target processors have TCK, TMS, and TRSTb. These are not shown below.
Figura 1-9. Apparat Chaining Permezz Pinnijiet GPIO

In a basic JTAG chain, the TDO of a processor connects to the TDI of another processor, and it continues until all processors are chained, in this manner. The TDI of the first processor and the TDO of the last processor connects to the JTAG programmer chaining all the processors. The JTAG signals from the processors are routed to CoreJTAGDebug, where they can be chained. If the chaining across multiple devices is completed, the device with CoreJTAGDebug becomes the master device.

F'xenarju ta' debug GPIO, fejn Kodiċi IR ma jkunx allokat għal kull proċessur, tintuża skript OpenOCD modifikat biex tagħżel liema apparat qed jiġi debugged. Skript OpenOCD huwa modifikat biex jagħżel liema apparat jiġi debugged. Għal disinn Mi-V, il- file jinstab fil-post ta' installazzjoni ta' SoftConsole, taħt openocd/scripts/board/microsemi-riscv.cfg. Għall-proċessuri l-oħra, il- files jinstabu fl-istess post openocd.
Nota:  L-għażliet tal-Konfigurazzjoni tad-Debug jeħtieġ ukoll li jiġu aġġornati, jekk il- file tissejjaħ mill-ġdid

Figura 1-10. Debug Konfigurazzjoni

Iftaħ username-riscv-gpio-chain.cfg, li ġej huwa example ta 'dak li għandu jidher:

Figure 1-11. MIV Configuration File

Is-settings li ġejjin jaħdmu għal debugging ta 'apparat wieħed fuq GPIO. Għall-debugging ta 'katina, jeħtieġ li jiżdiedu kmandi addizzjonali, sabiex l-apparati li mhumiex debugged jitpoġġew fil-modalità bypass.

Għal żewġ proċessuri f'katina, is-segwenti sampil-kmand huwa esegwit:

Dan jippermetti d-debugging ta' Target softcore Processor 1 billi tpoġġi Target softcore Processor 0 fil-modalità bypass. Biex tiddibaggja l-Proċessur softcore Target 0, jintuża l-kmand li ġej:

Nota:  L-unika differenza bejn dawn iż-żewġ konfigurazzjonijiet hija li s-sors, li qed isejjaħ il-konfigurazzjoni Microsemi RISCV file (microsemi-riscv.cfg) jew jiġi l-ewwel, meta tiddibaggja Target softcore Processor 0, jew it-tieni, meta tiddibaggja Target Softcore Processor 1. Għal aktar minn żewġ apparati fil-katina, j addizzjonalitag huwa miżjud newtaps. Per example, jekk hemm tliet proċessuri f'katina, allura jintuża l-kmand li ġej:

Figura 1-12. Eżample Debug System

Interface

Is-sezzjonijiet li ġejjin jiddiskutu informazzjoni relatata mal-interface.

Parametri tal-Konfigurazzjoni

The configuration options for CoreJTAGDebug are described in the following table. If a configuration other than the default is required, use the Configuration dialog box in SmartDesign to select the appropriate values for the configurable options.
Table 2-1. CoreJTAGDebug Configuration Options

Isem	Firxa Valida	Default	Deskrizzjoni
NUM_DEBUG_TGTS	1-16	1	The number of available debug targets through FlashPro (UJTAG_DEBUG = 0) is 1-16. The number of available debug targets through GPIO (UJTAG_DEBUG = 1) is 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR Code, one per debug target. The value specified must be unique to this debug target. The tunnel controller associated with this debug target interface only drives TDO and drives the target debug interface, when the contents of the IR register matches this IR code.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x output is connected to a global form of the active-low URSTB output of the UJTAG macro.1: TGT_TRST output is internally connected to a global inverted form of the active-low URSTB output of the UJTAG macro. An extra global routing resource is consumed if this parameter is set to 1 for any debug target.
UJTAG_BYPASS	0-1	0	0: GPIO Debug huwa diżattivat, Debug huwa disponibbli permezz tal-FlashPro Header jew Embedded FlashPro5.1: GPIO Debug huwa attivat, Debug huwa disponibbli permezz ta 'pinnijiet GPIO magħżula mill-utent fuq il-bord.Nota:  Meta l-Debugging isir permezz ta 'GPIO, il-kmand tad-debug li ġej jiġi eżegwit fl-għażliet tad-debug ta' SoftConsole: "—kmand "set FPGA_TAP N"".
UJTAG_SEC_EN	0-1	0	0: UJTAG macro is selected if UJTAG_BYPASS = 0. 1: UJTAG_SEC macro is selected if UJTAG_BYPASS= 0.Nota:  Dan il-parametru japplika biss għal PolarFire. Jiġifieri, FAMILJA = 26.

Deskrizzjonijiet tas-Sinjali
The following table lists the signal descriptions for CoreJTAGDebug.
Tabella 2-2. CoreJTAGDebug I/O Signals

Isem	Firxa Valida	Default	Deskrizzjoni
NUM_DEBUG_TGTS	1-16	1	The number of available debug targets through FlashPro (UJTAG_DEBUG = 0) is 1-16. The number of available debug targets through GPIO (UJTAG_DEBUG = 1) is 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG IR Code, one per debug target. The value specified must be unique to this debug target. The tunnel controller associated with this debug target interface only drives TDO and drives the target debug interface, when the contents of the IR register matches this IR code.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: TGT_TRSTN_x output is connected to a global form of the active-low URSTB output of the UJTAG macro.1: TGT_TRST output is internally connected to a global inverted form of the active-low URSTB output of the UJTAG macro. An extra global routing resource is consumed if this parameter is set to 1 for any debug target.
UJTAG_BYPASS	0-1	0	0: GPIO Debug huwa diżattivat, Debug huwa disponibbli permezz tal-FlashPro Header jew Embedded FlashPro5.1: GPIO Debug huwa attivat, Debug huwa disponibbli permezz ta 'pinnijiet GPIO magħżula mill-utent fuq il-bord.Nota:  Meta l-Debugging isir permezz ta 'GPIO, il-kmand tad-debug li ġej jiġi eżegwit fl-għażliet tad-debug ta' SoftConsole: "—kmand "set FPGA_TAP N"".
UJTAG_SEC_EN	0-1	0	0: UJTAG macro is selected if UJTAG_BYPASS = 0. 1: UJTAG_SEC macro is selected if UJTAG_BYPASS= 0.Nota:  Dan il-parametru japplika biss għal PolarFire. Jiġifieri, FAMILJA = 26.

Noti:

• All signals in the JTAG TAP ports list above must be promoted to top-level ports in SmartDesign.
• The SEC Ports are available only when UJTAG_SEC_EN is enabled through CoreJTAGDebug’s configuration GUI.
• Take a particular care when connecting the EN_SEC input. If EN_SEC is promoted to a top-level port (device input pin), you must access the Configure I/O States During JTAG Programming section of Program Design in the Libero flow and ensure that the I/0 State (Output Only) for the EN_SEC port is set to 1.

Irreġistra Mappa u Deskrizzjonijiet

There are no registers for CoreJTAGDebug.

Fluss tal-Għodda

Is-sezzjonijiet li ġejjin jiddiskutu informazzjoni relatata mal-fluss tal-għodda.

Liċenzja

Mhux meħtieġa liċenzja biex tuża dan l-IP Core ma' Libero SoC.

RTL
Il-kodiċi RTL komplut huwa pprovdut għall-qalba u l-bankijiet tat-test, li jippermetti li l-qalba tiġi instanzjata bi SmartDesign. Simulazzjoni, Sintesi, u Layout jistgħu jitwettqu fi ħdan Libero SoC.

SmartDesign
Eżample instantiated view of CoreJTAGDebug is shown in the following figure. For more information on using SmartDesign to instantiate and generate cores, refer to the Using DirectCore in Libero® SoC User Guide.
Figure 4-1. SmartDesign CoreJTAGDebug Instance View using JTAG Header

Figure 4-2. SmartDesign CoreJTAGDebug Instance using GPIO Pins

Configuring CoreJTAGDebug in SmartDesign

Il-qalba hija kkonfigurata bl-użu tal-konfigurazzjoni GUI fi SmartDesign. Example tal-GUI jidher fil-figura li ġejja.
Figure 4-3. Configuring CoreJTAGDebug in SmartDesign

For PolarFire, UJTAG_SEC selects the UJTAG_SEC macro instead of the UJTAG macro when UJTAG_BYPASS is disabled. It is ignored for all other families.
The Number of Debug Targets is configurable up to 16 debug targets, with UJTAG_BYPASS disabled and up to 4 debug targets, with UJTAG_BYPASS enabled.
UJTAG_BYPASS selects debugging through UJTAG and the FlashPro header, and debugging through GPIO pins.
The Target # IR Code is the JTAG IR Code given to the debug target. This must be a unique value within the range specified in Tabella 2-1.

Flussi ta' Simulazzjoni

A user testbench is provided with CoreJTAGDebug. To run simulations:

1. Agħżel il-fluss tat-test tal-utent fi ħdan l-SmartDesign.
2. Ikklikkja Save u Iġġenera fil-pannell Iġġenera. Agħżel il-bank tat-test tal-utent mill-GUI tal-Konfigurazzjoni Core.

Meta SmartDesign jiġġenera l-proġett Libero, jinstalla l-bank tat-test tal-utent files. Biex tħaddem il-bank tat-test tal-utent:

1. Set the design root to the CoreJTAGDebug instantiation in the Libero design hierarchy pane.
2. Ikklikkja Ivverifika Disinn Pre-Sintetizzat > Issimula fit-tieqa Libero Design Flow. Dan jibda ModelSim u awtomatikament imexxi s-simulazzjoni.

Sinteżi fil-Libero

Biex tmexxi Sintesi:

1. Ikklikkja l-ikona Sintetizza fit-tieqa tal-Fluss tad-Disinn tal-Libero SoC biex tisintetizza l-qalba. Alternattivament, ikklikkja l-lemin fuq l-għażla Synthesize fit-tieqa tal-Fluss tad-Disinn, u agħżel Iftaħ Interattiv. It-tieqa tas-Sinteżi turi l-proġett Synplify®.
2. Ikklikkja l-ikona Mexxi.
   Nota: Għal RTG4, hemm twissija mtaffija ta' avveniment temporanju (SET), li tista' tiġi injorata peress li dan l-IP jintuża biss għal skopijiet ta' żvilupp u mhux se jintuża f'ambjent ta' radjazzjoni.

Post u Rotta f'Libero

Ladarba s-Sinteżi titlesta, ikklikkja l-ikona Post u Rotta f'Libero SoC biex tibda l-proċess ta' tqegħid.

Programmazzjoni tal-Apparat

If the UJAG_SEC feature is used and EN_SEC is promoted to a top level port (device input pin), you must access the Configure I/O States During JTAG Programming section of Program Design in the Libero flow and ensure that the I/0 State (Output Only) for the EN_SEC port is set to 1.

This configuration is necessary to maintain access to the JTAG port for device reprogramming, because the defined Boundary Scan Register (BSR) value overrides any external logic level on EN_SEC during reprogramming.

Integrazzjoni tas-Sistema

Is-sezzjonijiet li ġejjin jiddiskutu l-informazzjoni relatata mal-integrazzjoni tas-sistema.

Disinn tal-Livell tas-Sistema għal IGLOO2/RTG4

The following figure shows the design requirements to perform JTAG debugging of a softcore processor, located in the fabric from SoftConsole to the JTAG interface for IGLOO2 and RTG4 devices.
Figure 5-1. RTG4/IGLOO2 JTAG Debug Design

Disinn tal-Livell tas-Sistema għal SmartFusion2

The following figure shows the design requirements to perform JTAG debugging of a softcore processor, located in fabric from SoftConsole to the JTAG interface for SmartFusion2 devices.
Figure 5-2. SmartFusion2 JTAG Debug Design

UJTAG_SEC

For the PolarFire family of devices, this release allows the user to choose between UJTAG and UJTAG_SEC, the UJTAG_SEC_EN parameter in the GUI will be used to select which one is desired.

The following figure shows a simple diagram that represents the physical interfaces of UJTAG/UJTAG_SEC in PolarFire.

Figure 5-3. PolarFire UJTAG_SEC Macro

Limitazzjonijiet tad-Disinn

The designs with CoreJTAGDebug require the application to follow the constraints, in the design flow, for allowing timing analysis to be used on the TCK clock domain.

Biex iżżid ir-restrizzjonijiet:

1. Jekk jintuża l-fluss tar-Restrizzjoni Mtejba f'Libero v11.7 jew ogħla, ikklikkja darbtejn Restrizzjonijiet > Immaniġġja Restrizzjonijiet fit-tieqa DesignFlow u kklikkja fuq it-tab Żmien.
2. Fit-tab Timing tat-tieqa tal-Maniġer tar-Restrizzjonijiet, ikklikkja Ġdid biex toħloq SDC ġdid file, u semmi l- file. Ir-restrizzjonijiet tad-Disinn jinkludu r-restrizzjonijiet tas-sors tal-arloġġ li jistgħu jiddaħħlu f'dan l-SDC vojt file.
3. Jekk ir-Restrizzjoni Klassika tiċċirkola f'Libero v11.7 jew ogħla tintuża, ikklikkja Oħloq Limitazzjonijiet > Limitazzjoni ta' Żmien, fit-tieqa tal-Fluss tad-Disinn, u mbagħad ikklikkja Oħloq Limitazzjoni Ġdida. Dan joħloq SDC ġdid file. Ir-restrizzjonijiet tad-disinn jinkludu r-restrizzjonijiet tas-sors tal-arloġġ, li jiddaħħlu f'dan l-SDC vojt file.
4. Ikkalkula l-perjodu TCK u nofs il-perjodu. TCK huwa ssettjat għal 6 MHz meta d-debugging isir bi FlashPro, u huwa ssettjat għal frekwenza massima ta '30 MHz meta d-debugging huwa appoġġjat minn FlashPro5. Wara li tkun lestejt dan il-pass, daħħal ir-restrizzjonijiet li ġejjin fl-SDC file:
   create_clock -name { TCK } \
   • perjodu TCK_PERIOD \
   • waveform { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Per example, ir-restrizzjonijiet li ġejjin huma applikati għal disinn li juża frekwenza TCK ta '6 MHz.
     create_clock -name { TCK } \
   • perjodu 166.67 \
   • forma tal-mewġ { 0 83.33 } \ [ get_ports { TCK } ]
5. Assoċja r-restrizzjonijiet kollha files bis-Sinteżi, il-Post u r-Rotta, u l-Verifika tal-Ħin stages fil- Maniġer tar-Restrizzjoni > Tab tal-ħin. Dan jitlesta billi jintgħażlu l-kaxxi ta' kontroll relatati għall-SDC files li fihom iddaħħlu r-restrizzjonijiet

Storja tar-Reviżjoni

Isem tal-Port	Wisa'	Direzzjoni	Deskrizzjoni
JTAG TAP Ports
TDI	1	Input	Test Data In. Input tad-dejta serjali minn TAP.
TCK	1	Input	Test Clock. Clock source to all sequential elements within CoreJTAGDebug.
TMS	1	Input	Agħżel il-Modalità tat-Test.
TDO	1	Output	Dejta tat-test barra. Output tad-dejta tas-serje lil TAP.
TRSTB	1	Input	Test Irrisettja. Input ta' reset baxx attiv minn TAP.
JTAG Target X Ports
TGT_TDO_x	1	Input	Id-dejta tat-test mill-mira tad-debug x għat-TAP. Qabbad mal-port TDO fil-mira.
TGT_TCK_x	1	Output	Test Clock output to debug target x. TCK is promoted to a global, low skew net internally within CoreJTAGDebug.
TGT_TRST_x	1	Output	Reset tat-Test Attiv-Għoli. Użat biss meta TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Output	Reset tat-Test Attiv-Baxx. Użat biss meta TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Output	Modalità tat-Test Agħżel l-output biex tiddibaggja l-mira x.
TGT_TDI_x	1	Output	Test Data In. Input tad-dejta tas-serje mill-mira tad-debug x.
UJTAG_BYPASS_TCK_x	1	Input	Test Clock input biex tiddibaggja mira x mill-pin GPIO.
UJTAG_BYPASS_TMS_x	1	Input	Modalità tat-Test Agħżel biex tiddibaggja l-mira x mill-pin GPIO.
UJTAG_BYPASS_TDI_x	1	Input	Dejta tat-Test Fi, Data tas-serje biex tiddibaggja l-mira x mill-pin GPIO.
UJTAG_BYPASS_TRSTB_x	1	Input	Test Irrisettja. Irrisettja l-input biex tiddibaggja l-mira x mill-pin GPIO.
UJTAG_BYPASS_TDO_x	1	Output	Test Data Out, Dejta serjali mill-mira tad-debug x mill-pin GPIO.
Portijiet tas-SEC
EN_SEC	1	Input	Jippermetti s-Sigurtà. Jippermetti lid-disinn tal-utent biex jegħleb l-input estern tat-TDI u TRSTB għat-TAP.Attenzjoni: Oqgħod attent ħafna meta tikkonnettja dan il-port. Ara n-nota hawn taħt u l-Ipprogrammar tal-Apparat għal aktar dettalji.
TDI_SEC	1	Input	TDI Sigurtà override. Jissupera l-input estern tat-TDI għat-TAP meta EN_SEC tkun GĦOLJA.
TRSTB_SEC	1	Input	TRSTB Sigurtà override. Jissupera l-input estern tat-TRSTB għat-TAP meta SEC_EN tkun GĦOLJA.
UTRSTB	1	Output	Test Reset Monitor
UTMS	1	Output	Mod tat-Test Agħżel Monitor

Il-Mikroċippa Websit

Microchip jipprovdi appoġġ onlajn permezz tagħna websit fuq www.microchip.com/. Dan websit huwa użat biex tagħmel files u informazzjoni faċilment disponibbli għall-klijenti. Uħud mill-kontenut disponibbli jinkludi:

• Appoġġ għall-Prodott – Folji tad-dejta u errata, noti tal-applikazzjoni u sample programmi, riżorsi tad-disinn, gwidi tal-utent u dokumenti ta 'appoġġ tal-ħardwer, l-aħħar rilaxxi ta' softwer u softwer arkivjat
• Appoġġ Tekniku Ġenerali – Mistoqsijiet Frekwenti (FAQs), talbiet ta’ appoġġ tekniku, gruppi ta’ diskussjoni onlajn, lista tal-membri tal-programm tal-imsieħba tad-disinn ta’ Microchip
• Negozju ta' Microchip – Selettur tal-prodotti u gwidi tal-ordnijiet, l-aħħar stqarrijiet għall-istampa tal-Mikroċipp, elenku ta’ seminars u avvenimenti, listi tal-uffiċċji tal-bejgħ tal-Mikroċipp, distributuri u rappreżentanti tal-fabbriki

Servizz ta' Notifika ta' Bidla fil-Prodott

Is-servizz ta 'notifika tal-bidla tal-prodott ta' Microchip jgħin biex iżomm lill-klijenti kurrenti dwar il-prodotti Microchip. L-abbonati se jirċievu notifika bl-email kull meta jkun hemm bidliet, aġġornamenti, reviżjonijiet jew errata relatati ma 'familja ta' prodotti speċifikata jew għodda ta 'żvilupp ta' interess.

Biex tirreġistra, mur fuq www.microchip.com/pcn u segwi l-istruzzjonijiet tar-reġistrazzjoni Customer Support  L-utenti tal-prodotti Microchip jistgħu jirċievu assistenza permezz ta’ diversi mezzi:

• Distributur jew Rappreżentant
• Uffiċċju tal-Bejgħ Lokali
• Appoġġ Tekniku tal-Inġinier tas-Soluzzjonijiet Inkorporati (ESE) Il-klijenti għandhom jikkuntattjaw lid-distributur, ir-rappreżentant jew l-ESE tagħhom għall-appoġġ. Uffiċċji tal-bejgħ lokali huma wkoll disponibbli biex jgħinu lill-klijenti. Lista ta' uffiċċji u postijiet tal-bejgħ hija inkluża f'dan id-dokument.

L-appoġġ tekniku huwa disponibbli permezz tal- websit fuq: www.microchip.com/support

Karatteristika tal-Protezzjoni tal-Kodiċi tat-Tagħmir tal-Mikroċippa

Innota d-dettalji li ġejjin tal-karatteristika tal-protezzjoni tal-kodiċi fuq it-tagħmir Microchip:

• Il-prodotti tal-Mikroċippa jissodisfaw l-ispeċifikazzjonijiet li jinsabu fl-Iskeda tad-Data tal-Mikroċippa partikolari tagħhom.
• Microchip jemmen li l-familja ta 'prodotti tagħha hija sigura meta tintuża fil-mod maħsub u taħt kundizzjonijiet normali.
• Hemm metodi diżonesti u possibilment illegali li qed jintużaw f'tentattivi biex jiksru l-karatteristiċi ta 'protezzjoni tal-kodiċi tal-apparati Microchip. Aħna nemmnu li dawn il-metodi jeħtieġu l-użu tal-prodotti tal-Mikrochip b'mod barra mill-ispeċifikazzjonijiet operattivi li jinsabu fid-Data Sheets ta' Microchip. Tentattivi biex jinkiser dawn il-karatteristiċi ta' protezzjoni tal-kodiċi, x'aktarx, ma jistgħux jitwettqu mingħajr ma jinkisru d-drittijiet tal-proprjetà intellettwali tal-Microchip.
• Microchip huwa lest li jaħdem ma 'kull klijent li huwa mħasseb dwar l-integrità tal-kodiċi tiegħu.
• La Microchip u lanqas kwalunkwe manifattur ieħor tas-semikondutturi ma jistgħu jiggarantixxu s-sigurtà tal-kodiċi tiegħu. Il-protezzjoni tal-kodiċi ma tfissirx li qed niggarantixxu li l-prodott huwa "li ma jinkisirx." Il-protezzjoni tal-kodiċi qed tevolvi kontinwament. Aħna fil-Microchip aħna impenjati li ntejbu kontinwament il-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodotti tagħna. Tentattivi biex tinkiser il-karatteristika ta' protezzjoni tal-kodiċi ta' Microchip jistgħu jkunu ksur tal-Att dwar id-Dritt tal-Millenju Diġitali. Jekk atti bħal dawn jippermettu aċċess mhux awtorizzat għas-softwer tiegħek jew xogħol ieħor bid-drittijiet tal-awtur, jista' jkollok id-dritt li tfittex għal eżenzjoni taħt dak l-Att.

Avviż Legali

L-informazzjoni li tinsab f'din il-pubblikazzjoni hija pprovduta għall-iskop uniku tad-disinn bi u l-użu tal-prodotti Microchip. L-informazzjoni dwar l-applikazzjonijiet tal-apparat u affarijiet simili hija pprovduta biss għall-konvenjenza tiegħek u tista’ tiġi sostitwita minn aġġornamenti. Hija r-responsabbiltà tiegħek li tiżgura li l-applikazzjoni tiegħek tilħaq l-ispeċifikazzjonijiet tiegħek.
DIN L-INFORMAZZJONI HIJA PROVVISTA MILL-MICROCHIP “KIF INHI”. MIKROCHIP MA TAGĦMEL L-EBDA RAPPREŻENTAZZJONIJIET
JEW GARANZIJI TA’ KULL TIP KEMM KEMM ESPLIĊI JEW IMPLICITI, BIL-MIKTUB JEW ORALI, STATUTORI
JEW MOD IEĦOR, RELATATI MA' L-INFORMAZZJONI INKLUŻI IMMA MHUX LIMITAT GĦAL XI IMPLIKAZZJONI
GARANZIJI TA’ NUQQAS TA’ KIS, ABILITÀ NEGOZJANTI, U ADATTITÀ GĦAL GĦAN PARTIKOLARI JEW GARANZIJI RELATATI MAL-KONDIZZJONI, KWALITÀ, JEW PRESTAZZJONI TAGĦHA. FL-EBDA KAŻ MIKROCHIP MA JKUN RESPONSABBLI GĦAL KWALUNKWE TELF INDIRETT, SPEĊJALI, PUNITTIVI, INĊIDENTALI JEW KONSEKWENZJALI, ĦSARA, SPIŻA JEW SPEJJA TA’ KULL TIP RELATATI MA’ L-INFORMAZZJONI JEW L-UŻU TAGĦHA, IKUN IKKAWŻAT, ANKE JEKK IKUN KUMMUNENT TA’ MIKKOSSIBILITÀ. JEW IL-DANNI HUMA PREVESTIBLI. SAL-MEJN SĦIĦ PERMESS MILL-LIĠI, IR-RESPONSABBILTÀ TOTALI TA' MICROCHIP DWAR KOLLHA TALBIET B'KULL MOD RELATATI MA' L-INFORMAZZJONI JEW L-UŻU TAGĦHA MHUX SE TAQBED MILL-AMMONT TA' MIŻATI, JEKK HEKK, LI INTI ĦALLAS DIRETTAMENT LILL-MICROCHIP GĦALL-INFORMAZZJONI. L-użu ta 'apparati Microchip f'applikazzjonijiet ta' appoġġ għall-ħajja u/jew sigurtà huwa kompletament għar-riskju tax-xerrej, u x-xerrej jaqbel li jiddefendi, jindennizza u jżomm lil Microchip mingħajr ħsara minn kull ħsara, pretensjoni, ilbiesi, jew spejjeż li jirriżultaw minn tali użu. L-ebda liċenzja ma tingħata, impliċitament jew mod ieħor, taħt xi drittijiet ta' proprjetà intellettwali ta' Microchip sakemm ma jkunx iddikjarat mod ieħor.

L-AMERIKA	ASJA/PAĊIFIKU	ASJA/PAĊIFIKU	L-EWROPA
Uffiċċju Korporattiv2355 West Chandler Blvd. Chandler, AZ 85224-6199Tel: 480-792-7200Fax: 480-792-7277Appoġġ Tekniku: www.microchip.com/support Web Indirizz: www.microchip.com AtlantaDuluth, GATel: 678-957-9614 Fax: 678-957-1455Austin, TXTel: 512-257-3370Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088ChicagoItasca, ILTel: 630-285-0071 Fax: 630-285-0075DallasAddison, TXTel: 972-818-7423Fax: 972-818-2924DetroitNovi, MITel: 248-848-4000Houston, TXTel: 281-894-5983Indianapolis Noblesville, IN Tel: 317-773-8323Fax: 317-773-5453Tel: 317-536-2380Los Angeles Mission Viejo, CA Tel: 949-462-9523Fax: 949-462-9608Tel: 951-273-7800Raleigh, NCTel: 919-844-7510New York, NYTel: 631-435-6000San Jose, CATel: 408-735-9110Tel: 408-436-4270Kanada – TorontoTel: 905-695-1980Fax: 905-695-2078	Awstralja – SydneyTel: 61-2-9868-6733Iċ-Ċina – BeijingTel: 86-10-8569-7000Iċ-Ċina – ChengduTel: 86-28-8665-5511Iċ-Ċina – ChongqingTel: 86-23-8980-9588Iċ-Ċina – DongguanTel: 86-769-8702-9880Ċina – GuangzhouTel: 86-20-8755-8029Iċ-Ċina – HangzhouTel: 86-571-8792-8115Iċ-Ċina – Hong Kong SARTel: 852-2943-5100Iċ-Ċina – NanjingTel: 86-25-8473-2460Iċ-Ċina – QingdaoTel: 86-532-8502-7355Iċ-Ċina – ShanghaiTel: 86-21-3326-8000Iċ-Ċina – ShenyangTel: 86-24-2334-2829Ċina – ShenzhenTel: 86-755-8864-2200Iċ-Ċina – SuzhouTel: 86-186-6233-1526Iċ-Ċina – WuhanTel: 86-27-5980-5300Iċ-Ċina – XianTel: 86-29-8833-7252Iċ-Ċina – XiamenTel: 86-592-2388138Iċ-Ċina – ZhuhaiTel: 86-756-3210040	Indja – BangaloreTel: 91-80-3090-4444Indja – New DelhiTel: 91-11-4160-8631Indja - PuneTel: 91-20-4121-0141Ġappun – OsakaTel: 81-6-6152-7160Ġappun – TokyoTel: 81-3-6880- 3770Korea – DaeguTel: 82-53-744-4301Korea – SeoulTel: 82-2-554-7200Malasja – Kuala LumpurTel: 60-3-7651-7906Malasja – PenangTel: 60-4-227-8870Filippini – ManilaTel: 63-2-634-9065SingaporTel: 65-6334-8870Tajwan – Hsin ChuTel: 886-3-577-8366Tajwan – KaohsiungTel: 886-7-213-7830Tajwan – TajpejTel: 886-2-2508-8600Tajlandja – BangkokTel: 66-2-694-1351Vjetnam – Ho Chi MinhTel: 84-28-5448-2100	L-Awstrija – WelsTel: 43-7242-2244-39Fax: 43-7242-2244-393Id-Danimarka – KopenħagenTel: 45-4485-5910Fax: 45-4485-2829Il-Finlandja – EspooTel: 358-9-4520-820Franza – PariġiTel: 33-1-69-53-63-20Fax: 33-1-69-30-90-79Il-Ġermanja – GarchingTel: 49-8931-9700Il-Ġermanja – HaanTel: 49-2129-3766400Il-Ġermanja – HeilbronnTel: 49-7131-72400Il-Ġermanja – KarlsruheTel: 49-721-625370Il-Ġermanja – MunichTel: 49-89-627-144-0Fax: 49-89-627-144-44Il-Ġermanja – RosenheimTel: 49-8031-354-560Iżrael – Ra'ananaTel: 972-9-744-7705Italja – MilanTel: 39-0331-742611Fax: 39-0331-466781L-Italja – PadovaTel: 39-049-7625286Olanda – DrunenTel: 31-416-690399Fax: 31-416-690340Norveġja – TrondheimTel: 47-72884388Polonja – VarsavjaTel: 48-22-3325737Rumanija – BukarestTel: 40-21-407-87-50Spanja – MadridTel: 34-91-708-08-90Fax: 34-91-708-08-91L-Isvezja – GothenbergTel: 46-31-704-60-40L-Isvezja – StokkolmaTel: 46-8-5090-4654Renju Unit – WokinghamTel: 44-118-921-5800Fax: 44-118-921-5820

Dokumenti / Riżorsi

Teknoloġija tal-Mikroċippa CoreJTAGDebug Proċessuri [pdfGwida għall-Utent CoreJTAGDebug Processors, CoreJTAGDebug, Processors

Referenzi

• Manwal għall-Utent