Tecnologia Microchip Núcleo JTAG Guia do usuário de processadores de depuração
Introdução
Núcleo JTAG Debug v4.0 facilita a conexão do Joint Test Action Group (JTAG) processadores soft core compatíveis com o JTAG Pinos TAP ou de entrada/saída de uso geral (GPIO) para depuração. Este núcleo IP facilita a depuração de no máximo 16 processadores soft core em um único dispositivo e também fornece suporte para depuração de processadores em quatro dispositivos separados por GPIO.
Características
CoreJTAGA depuração possui os seguintes recursos principais:
- Fornece ao tecido acesso ao JTAG interface através do JTAG TOQUE.
- Fornece ao tecido acesso ao JTAG interface através dos pinos GPIO.
- Configura o suporte do código IR para o JTAG tunelamento.
- Suporta a ligação de vários dispositivos através do JTAG TOQUE.
- Suporta depuração de multiprocessador.
- Promove sinais separados de clock e reset para os recursos de roteamento de baixa inclinação.
- Suporta redefinição de alvo ativo-baixo e ativo-alto.
- Suporta o JTAG Interface do Monitor de Segurança (UJTAG_SEC) para dispositivos PolarFire.
Versão principal
Este documento se aplica ao CoreJTAGDepurar v4.0
Famílias suportadas
- PolarFire®
- RTG4™
- IGLU® 2
- SmartFusion® 2
- SmartFusion
- ProASIC3/3E/3L
- IGLU
- IGLUe/+
Utilização e desempenho do dispositivo
Os dados de utilização e desempenho estão listados na tabela a seguir para as famílias de dispositivos compatíveis. Os dados listados nesta tabela são apenas indicativos. A utilização geral do dispositivo e o desempenho do núcleo dependem do sistema.
Tabela 1. Utilização e desempenho do dispositivo
| Família | Blocos Sequenciais | Combinatório | Total | Utilização Dispositivo | Total % | Desempenho (MHz) |
| Polar Fire | 17 | 116 | 299554 | MPF300TS | 0.04 | 111.111 |
| RTG4 | 19 | 121 | 151824 | RT4G150 | 0.09 | 50 |
| SmartFusion2 | 17 | 120 | 56340 | M2S050 | 0.24 | 69.47 |
| IGLU2 | 17 | 120 | 56340 | M2GL050 | 0.24 | 68.76 |
| SmartFusion | 17 | 151 | 4608 | A2F200M3F | 3.65 | 63.53 |
| IGLU | 17 | 172 | 3072 | AFL125V5 | 6.15 | 69.34 |
| ProASIC3 | 17 | 157 | 13824 | A3P600 | 1.26 | 50 |
Observação: Os dados nesta tabela foram obtidos usando o Verilog RTL com síntese típica e configurações de layout em peças -1. Parâmetros de nível superior ou genéricos foram deixados nas configurações padrão.
Descrição funcional
CoreJTAGDepurar usa o UJTAG macro difícil para fornecer acesso ao JTAG interface da estrutura FPGA. A UJTAG a macro rígida facilita a conexão com a saída do controlador MSS ou ASIC TAP da malha. Apenas, uma instância da UJTAG macro é permitida na estrutura.
Figura 1-1. CoreJTAGDiagrama de blocos de depuração
CoreJTAGDebug contém uma instanciação do uj_jtag controlador de túnel, que implementa um JTAG controlador de túnel para facilitar JTAG tunelamento entre um programador FlashPro e um processador softcore alvo. O processador softcore é conectado através do J do FPGA dedicadoTAG pinos de interface. Varreduras IR do JTAG interface são inacessíveis na estrutura FPGA. Conseqüentemente, o protocolo de túnel é necessário para facilitar as varreduras de IR e DR para o alvo de depuração, que suporta o padrão da indústria JTAG interface. O controlador de túnel decodifica o pacote de túnel transferido como uma varredura DR e gera uma varredura IR ou DR resultante, com base no conteúdo do pacote de túnel e no conteúdo do registro IR fornecido através do UIREG. O controlador de túnel também decodifica o pacote de túnel, quando o conteúdo do registrador IR corresponde ao seu código IR.
Figura 1-2. Protocolo de pacote de túnel
Um parâmetro de configuração fornece configuração do código IR usado pelo controlador de túnel. Para facilitar a depuração de múltiplos processadores softcore dentro de um único design, o número de controladores de túnel instanciados é configurável de 1 a 16, fornecendo um JTAG interface compatível para cada processador de destino. Cada um desses processadores alvo é endereçável por meio de um código IR exclusivo definido no momento da instanciação.
Um buffer CLKINT ou BFR é instanciado na linha TGT_TCK de cada interface de depuração do processador de destino.
A linha URSTB da UJTAG macro (TRSTB) é promovida a um recurso global dentro do CoreJTAGDepurar. Um inversor opcional é colocado na linha TGT_TRST dentro do CoreJTAGDepuração para conexão com um destino de depuração, que deverá estar conectado a uma fonte de redefinição alta ativa. É configurado quando se assume que o sinal TRSTB de entrada do JTAG TAP está ativo em nível baixo. Se esta configuração exigir um ou mais destinos de depuração, um recurso de roteamento global adicional será consumido.
A linha URSTB da UJTAG macro (TRSTB) é promovida a um recurso global dentro do CoreJTAGDepurar. Um inversor opcional é colocado na linha TGT_TRST dentro do CoreJTAGDepuração para conexão com um destino de depuração, que deverá estar conectado a uma fonte de redefinição alta ativa. É configurado quando se assume que o sinal TRSTB de entrada do JTAG TAP está ativo em nível baixo. TGT_TRSTN é a saída baixa ativa padrão para o destino de depuração. Se esta configuração exigir um ou mais destinos de depuração, um recurso de roteamento global adicional será consumido.
Figura 1-3. CoreJTAGDepurar dados seriais e clock
Encadeamento de dispositivos
Consulte os guias do usuário de programação FPGA para a placa ou família de desenvolvimento específica. Cada placa de desenvolvimento pode operar em volumes diferentestages, e você pode optar por verificar se isso é possível com suas plataformas de desenvolvimento. Além disso, se você estiver usando várias placas de desenvolvimento, certifique-se de que elas compartilhem um terreno comum.
Através do cabeçalho FlashPro
Para suportar o encadeamento de vários dispositivos na malha usando o cabeçalho FlashPro, várias instâncias de uj_jtag é requerido. Esta versão do núcleo fornece acesso a no máximo 16 núcleos sem a necessidade de instanciar manualmente o uj_jtag. Cada núcleo possui um código IR exclusivo (de 0x55 a 0x64) que fornecerá acesso ao núcleo específico que corresponde ao código ID.
Figura 1-4. Vários processadores em um único dispositivo Único dispositivo
Para usar o CoreJTAGDepure em vários dispositivos, um dos dispositivos precisa se tornar o mestre. Este dispositivo contém o CoreJTAGNúcleo de depuração. Cada processador é então conectado da seguinte forma:
Figura 1-5. Vários processadores em dois dispositivos
Para depurar um núcleo em outra placa, o JTAG sinais do CoreJTAGA depuração é promovida para pinos de nível superior no SmartDesign. Estes são então conectados ao JTAG sinais diretamente no processador.
Observação: Um CoreJTAGA depuração, no design da segunda placa, é opcional. Observe que o UJ_JTAG macro e o cabeçalho FlashPro não são usados no design da segunda placa.
Para selecionar um processador para depuração no SoftConsole, clique nas configurações de depuração e, em seguida, clique na guia Depurador.
O comando, mostrado na imagem a seguir, é executado.
Figura 1-6. Configuração do depurador UJ_JTAG_CÓDIGO IR
O UJ_JTAG_IRCODE pode ser alterado dependendo de qual processador você está depurando. Para example: para depurar um processador no Dispositivo 0, o UJ_JTAG_IRCODE pode ser definido como 0x55 ou 0x56.
Através do GPIO
Para depurar via GPIO, o parâmetro UJTAG _BYPASS está selecionado. Um e quatro núcleos podem ser depurados em cabeçalhos ou pinos GPIO. Para executar uma sessão de depuração usando GPIOs do SoftConsole v5.3 ou superior, a configuração de depuração deve ser definida da seguinte forma:
Figura 1-7. GPIO de configuração do depurador
Observação: Se você estiver depurando por GPIO, não poderá depurar simultaneamente o processador por meio do FlashPro Header ou do Embedded FlashPro5, nas placas de desenvolvimento. Para example: FlashPro Header ou Embedded FlashPro5 estão disponíveis para facilitar a depuração usando Identifique ou SmartDebug.
Figura 1-8. Depuração em pinos GPIO
Encadeamento de dispositivos via pinos GPIO
Para suportar o encadeamento de vários dispositivos através do GPIO, o UJTAGO parâmetro _BYPASS precisa ser selecionado. Então os sinais TCK, TMS e TRSTb podem ser promovidos para portas de nível superior. Todos os processadores de destino possuem TCK, TMS e TRSTb. Eles não são mostrados abaixo.
Figura 1-9. Encadeamento de dispositivos por meio de pinos GPIO
Em um J básicoTAG cadeia, o TDO de um processador se conecta ao TDI de outro processador e continua até que todos os processadores estejam encadeados, desta forma. O TDI do primeiro processador e o TDO do último processador se conectam ao JTAG programador encadeando todos os processadores. O JTAG sinais dos processadores são roteados para CoreJTAGDebug, onde eles podem ser encadeados. Se o encadeamento entre vários dispositivos for concluído, o dispositivo com CoreJTAGA depuração se torna o dispositivo mestre.
Em um cenário de depuração GPIO, onde um código IR não é alocado para cada processador, um script OpenOCD modificado é usado para selecionar qual dispositivo está sendo depurado. Um script OpenOCD é modificado para selecionar qual dispositivo será depurado. Para um design Mi-V, o file é encontrado no local de instalação do SoftConsole, em openocd/scripts/board/microsemi-riscv.cfg. Para os outros processadores, o files são encontrados no mesmo local do openocd.
Observação: As opções de configuração de depuração também precisam ser atualizadas, se o file é renomeado
Figura 1-10. Configuração de depuração
Abra username-riscv-gpio-chain.cfg, a seguir está um example do que deve ser visto:
Figura 1-11. Configuração MIV File
As configurações a seguir funcionam para depuração de um único dispositivo por GPIO. Para depurar uma cadeia, comandos adicionais precisam ser adicionados, para que os dispositivos que não estão depurados sejam colocados no modo bypass.
Para dois processadores em uma cadeia, os seguintes sample comando é executado:
Isso permite a depuração do processador softcore 1 de destino, colocando o processador softcore 0 de destino no modo de bypass. Para depurar o processador softcore de destino 0, o seguinte comando é usado:
Observação: A única diferença entre essas duas configurações é que a fonte, que está chamando a configuração Microsemi RISCV file (microsemi-riscv.cfg) vem primeiro, ao depurar o processador softcore de destino 0, ou em segundo lugar, ao depurar o processador softcore de destino 1. Para mais de dois dispositivos na cadeia, j adicionaltag newtaps é adicionado. Para example, se houver três processadores em uma cadeia, o seguinte comando será usado:
Figura 1-12. Exampo sistema de depuração
Interface
As seções a seguir discutem informações relacionadas à interface.
Parâmetros de configuração
As opções de configuração do CoreJTAGA depuração está descrita na tabela a seguir. Se for necessária uma configuração diferente da padrão, use a caixa de diálogo Configuração no SmartDesign para selecionar os valores apropriados para as opções configuráveis.
Tabela 2-1. CoreJTAGOpções de configuração de depuração
| Nome | Intervalo válido | Padrão | Descrição |
| NÚMERO_DEBUG_TGTS | 1-16 | 1 | O número de alvos de depuração disponíveis através do FlashPro (UJTAG_DEBUG = 0) é 1-16. O número de destinos de depuração disponíveis por meio de GPIO (UJTAG_DEBUG = 1) é 1-4. |
| CÓDIGO_IR_TGT_x | 0X55-0X64 | 0X55 | JTAG Código IR, um por alvo de depuração. O valor especificado deve ser exclusivo para esse destino de depuração. O controlador de túnel associado a esta interface de destino de depuração apenas aciona o TDO e aciona a interface de depuração de destino, quando o conteúdo do registro IR corresponde a esse código IR. |
| TGT_ATIVO_ALTO_RESET_x | 0-1 | 0 | 0: A saída TGT_TRSTN_x está conectada a uma forma global da saída URSTB ativa-baixa do UJTAG macro.1: A saída TGT_TRST está conectada internamente a uma forma invertida global da saída URSTB ativa-baixa do UJTAG macro. Um recurso de roteamento global extra será consumido se esse parâmetro for definido como 1 para qualquer destino de depuração. |
| UJTAG_DESVIAR | 0-1 | 0 | 0: GPIO Debug está desabilitado, Debug está disponível através do FlashPro Header ou Embedded FlashPro5.1: GPIO Debug está habilitado, Debug está disponível através de pinos GPIO selecionados pelo usuário na placa.Observação: Quando a depuração é feita através do GPIO, o seguinte comando debug é executado nas opções de depuração do SoftConsole: “—command “set FPGA_TAP N”“. |
| UJTAG_SEC_PT | 0-1 | 0 | 0: UJTAG macro é selecionada se UJTAG_BYPASS = 0. 1: UJTAG_SEC macro é selecionada se UJTAG_BYPASS= 0.Observação: Este parâmetro se aplica apenas ao PolarFire. Ou seja, FAMÍLIA = 26. |
Descrições de Sinal
A tabela a seguir lista as descrições de sinal para CoreJTAGDepurar.
Tabela 2-2. CoreJTAGDepurar sinais de E/S
| Nome | Intervalo válido | Padrão | Descrição |
| NÚMERO_DEBUG_TGTS | 1-16 | 1 | O número de alvos de depuração disponíveis através do FlashPro (UJTAG_DEBUG = 0) é 1-16. O número de destinos de depuração disponíveis por meio de GPIO (UJTAG_DEBUG = 1) é 1-4. |
| CÓDIGO_IR_TGT_x | 0X55-0X64 | 0X55 | JTAG Código IR, um por alvo de depuração. O valor especificado deve ser exclusivo para esse destino de depuração. O controlador de túnel associado a esta interface de destino de depuração apenas aciona o TDO e aciona a interface de depuração de destino, quando o conteúdo do registro IR corresponde a esse código IR. |
| TGT_ATIVO_ALTO_RESET_x | 0-1 | 0 | 0: A saída TGT_TRSTN_x está conectada a uma forma global da saída URSTB ativa-baixa do UJTAG macro.1: A saída TGT_TRST está conectada internamente a uma forma invertida global da saída URSTB ativa-baixa do UJTAG macro. Um recurso de roteamento global extra será consumido se esse parâmetro for definido como 1 para qualquer destino de depuração. |
| UJTAG_DESVIAR | 0-1 | 0 | 0: GPIO Debug está desabilitado, Debug está disponível através do FlashPro Header ou Embedded FlashPro5.1: GPIO Debug está habilitado, Debug está disponível através de pinos GPIO selecionados pelo usuário na placa.Observação: Quando a depuração é feita através do GPIO, o seguinte comando debug é executado nas opções de depuração do SoftConsole: “—command “set FPGA_TAP N”“. |
| UJTAG_SEC_PT | 0-1 | 0 | 0: UJTAG macro é selecionada se UJTAG_BYPASS = 0. 1: UJTAG_SEC macro é selecionada se UJTAG_BYPASS= 0.Observação: Este parâmetro se aplica apenas ao PolarFire. Ou seja, FAMÍLIA = 26. |
Notas:
- Todos os sinais no JTAG A lista de portas TAP acima deve ser promovida para portas de nível superior no SmartDesign.
- As portas SEC estão disponíveis apenas quando UJTAG_SEC_EN é habilitado através do CoreJTAGGUI de configuração do Debug.
- Tenha especial cuidado ao conectar a entrada EN_SEC. Se EN_SEC for promovido para uma porta de nível superior (pino de entrada do dispositivo), você deverá acessar Configurar estados de E/S durante J.TAG Seção de programação do Program Design no fluxo Libero e certifique-se de que o estado I/0 (somente saída) para a porta EN_SEC esteja definido como 1.
Cadastrar Mapa e Descrições
Não há registros para CoreJTAGDepurar.
Fluxo de ferramentas
As seções a seguir discutem informações relacionadas ao fluxo da ferramenta.
Licença
Não é necessária uma licença para usar este IP Core com Libero SoC.
Direto ao ponto
O código RTL completo é fornecido para o núcleo e os testbenches, permitindo que o núcleo seja instanciado com o SmartDesign. Simulação, síntese e layout podem ser realizados no Libero SoC.
Design Inteligente
Um exampele instanciado view do CoreJTAGA depuração é mostrada na figura a seguir. Para obter mais informações sobre como usar o SmartDesign para instanciar e gerar núcleos, consulte o Guia do usuário Usando DirectCore no Libero® SoC.
Figura 4-1. SmartDesign CoreJTAGInstância de depuração View usando JTAG Cabeçalho
Figura 4-2. SmartDesign CoreJTAGDepurar instância usando pinos GPIO
Configurando CoreJTAGDepurar no SmartDesign
O núcleo é configurado usando a GUI de configuração no SmartDesign. Um examparquivo da GUI é mostrado na figura a seguir.
Figura 4-3. Configurando CoreJTAGDepurar no SmartDesign
Para PolarFire, UJTAG_SEC seleciona o UJTAG_SEC macro em vez do UJTAG macro quando UJTAG_BYPASS está desabilitado. É ignorado por todas as outras famílias.
O número de alvos de depuração é configurável até 16 alvos de depuração, com UJTAG_BYPASS desabilitado e até 4 alvos de depuração, com UJTAG_BYPASS habilitado.
UJTAG_BYPASS seleciona depuração através de UJTAG e o cabeçalho FlashPro e depuração por meio de pinos GPIO.
O código alvo # IR é o JTAG Código IR fornecido ao alvo de depuração. Este deve ser um valor exclusivo dentro do intervalo especificado em Tabela 2-1.
Fluxos de Simulação
Um testbench de usuário é fornecido com CoreJTAGDepurar. Para executar simulações:
- Selecione o fluxo do testbench do usuário no SmartDesign.
- Clique em Salvar e gerar no painel Gerar. Selecione o testbench do usuário na GUI de configuração principal.
Quando o SmartDesign gera o projeto Libero, ele instala o testbench do usuário fileS. Para executar o testbench do usuário:
- Defina a raiz do design para o CoreJTAGDepure a instanciação no painel de hierarquia de design do Libero.
- Clique em Verificar projeto pré-sintetizado > Simular na janela Libero Design Flow. Isso inicia o ModelSim e executa automaticamente a simulação.
Síntese no Líbero
Para executar a síntese:
- Clique no ícone Sintetizar na janela Libero SoC Design Flow para sintetizar o núcleo. Como alternativa, clique com o botão direito na opção Sintetizar na janela Fluxo de design e selecione Abrir interativamente. A janela Synthesis exibe o projeto Synplify®.
- Clique no ícone Executar.
Observação: Para RTG4, existe um aviso mitigado de evento transitório (SET), que pode ser ignorado, pois este IP é usado apenas para fins de desenvolvimento e não será usado em um ambiente de radiação.
Lugar e rota no Líbero
Assim que a Síntese for concluída, clique no ícone Localizar e Rota no Libero SoC para iniciar o processo de posicionamento.
Programação de Dispositivo
Se o recurso UJAG_SEC for usado e EN_SEC for promovido para uma porta de nível superior (pino de entrada do dispositivo), você deverá acessar Configurar estados de E/S durante J.TAG Seção de programação do Program Design no fluxo Libero e certifique-se de que o estado I/0 (somente saída) para a porta EN_SEC esteja definido como 1.
Esta configuração é necessária para manter o acesso ao JTAG porta para reprogramação do dispositivo, porque o valor definido do Boundary Scan Register (BSR) substitui qualquer nível lógico externo em EN_SEC durante a reprogramação.
Integração de sistemas
As seções a seguir discutem as informações relacionadas à integração do sistema.
Projeto de nível de sistema para IGLOO2/RTG4
A figura a seguir mostra os requisitos de projeto para executar JTAG depuração de um processador softcore, localizado na malha do SoftConsole ao JTAG interface para dispositivos IGLOO2 e RTG4.
Figura 5-1. RTG4/IGLOO2JTAG Projeto de depuração
Design de nível de sistema para SmartFusion2
A figura a seguir mostra os requisitos de projeto para executar JTAG depuração de um processador softcore, localizado na malha do SoftConsole ao JTAG interface para dispositivos SmartFusion2.
Figura 5-2. SmartFusion2JTAG Projeto de depuração
UJTAG_SEGUNDO
Para a família de dispositivos PolarFire, esta versão permite ao usuário escolher entre UJTAG e UJTAG_SEC, a UJTAGO parâmetro _SEC_EN na GUI será usado para selecionar qual é o desejado.
A figura a seguir mostra um diagrama simples que representa as interfaces físicas do UJTAG/UJTAG_SEC no PolarFire.
Figura 5-3. PolarFire UJTAG_Macro SEC
Restrições de Design
Os designs com CoreJTAGA depuração exige que o aplicativo siga as restrições, no fluxo de projeto, para permitir que a análise de tempo seja usada no domínio do relógio TCK.
Para adicionar as restrições:
- Se o fluxo de restrição aprimorada no Libero v11.7 ou superior for usado, clique duas vezes em Restrições > Gerenciar restrições na janela DesignFlow e clique na guia Tempo.
- Na guia Timing da janela Constraint Manager, clique em New para criar um novo SDC file, e nomeie o file. As restrições de design incluem as restrições de origem do relógio que podem ser inseridas neste SDC em branco file.
- Se os fluxos de Restrição Clássica no Libero v11.7 ou superior forem usados, clique com o botão direito em Criar Restrições > Restrição de Tempo, na janela Fluxo de Design e clique em Criar Nova Restrição. Cria um novo SDC file. As restrições de design incluem as restrições de origem do relógio, que são inseridas neste SDC em branco file.
- Calcule o período TCK e meio período. O TCK é definido para 6 MHz quando a depuração é feita com FlashPro e é definido para uma frequência máxima de 30 MHz quando a depuração é suportada pelo FlashPro5. Depois de concluir esta etapa, insira as seguintes restrições no SDC file:
criar_relógio -nome { TCK } \- período TCK_PERIOD \
- forma de onda { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Por exemploampPor exemplo, as seguintes restrições são aplicadas para um projeto que usa uma frequência TCK de 6 MHz.
criar_relógio -nome { TCK } \ - período 166.67 \
- forma de onda { 0 83.33 } \ [ get_ports { TCK } ]
- Associe todas as restrições files com os s de Síntese, Local e Rota e Verificação de Tempotagestá no Gerenciador de Restrições > Guia Tempo. Isso é concluído marcando as caixas de seleção relacionadas ao SDC files em que as restrições foram inseridas
Histórico de revisão
| Nome da porta | Largura | Direção | Descrição |
| JTAG Portas TAP | |||
| TDI | 1 | Entrada | Teste os dados. Entrada de dados seriais do TAP. |
| TCK | 1 | Entrada | Relógio de teste. Fonte de clock para todos os elementos sequenciais no CoreJTAGDepurar. |
| EMT (Transmissão Transmissível) | 1 | Entrada | Seleção do modo de teste. |
| TDO | 1 | Saída | Teste os dados. Saída de dados seriais para TAP. |
| TRSTB | 1 | Entrada | Teste de redefinição. Entrada de reinicialização baixa ativa do TAP. |
| JTAG Portas X alvo | |||
| TGT_TDO_x | 1 | Entrada | Teste os dados do destino de depuração x para o TAP. Conecte-se à porta TDO de destino. |
| TGT_TCK_x | 1 | Saída | Teste a saída do Clock para depurar o destino x. TCK é promovido a uma rede global de baixa distorção internamente no CoreJTAGDepurar. |
| TGT_TRST_x | 1 | Saída | Redefinição de teste ativo-alto. Usado apenas quando TGT_ACTIVE_HIGH_RESET_x =1 |
| TGT_TRSTN_x | 1 | Saída | Redefinição de teste ativo-baixo. Usado apenas quando TGT_ACTIVE_HIGH_RESET_x =0 |
| TGT_TMS_x | 1 | Saída | Modo de teste Selecione a saída para depurar o destino x. |
| TGT_TDI_x | 1 | Saída | Teste os dados. Entrada de dados seriais do destino de depuração x. |
| UJTAG_BYPASS_TCK_x | 1 | Entrada | Teste a entrada do Clock para depurar o alvo x do pino GPIO. |
| UJTAG_BYPASS_TMS_x | 1 | Entrada | Modo de teste Selecione para depurar o alvo x do pino GPIO. |
| UJTAG_BYPASS_TDI_x | 1 | Entrada | Dados de teste em, dados seriais para depurar o alvo x do pino GPIO. |
| UJTAG_BYPASS_TRSTB_x | 1 | Entrada | Teste de redefinição. Redefina a entrada para depurar o alvo x do pino GPIO. |
| UJTAG_BYPASS_TDO_x | 1 | Saída | Saída de dados de teste, dados seriais do destino de depuração x do pino GPIO. |
| Portas SEC | |||
| PT_SEC | 1 | Entrada | Ativa a segurança. Permite que o design do usuário substitua a entrada externa de TDI e TRSTB para o TAP.Cuidado: Tome especial cuidado ao conectar esta porta. Consulte a nota abaixo e Programação do dispositivo para obter mais detalhes. |
| TDI_SEC | 1 | Entrada | Substituição de segurança TDI. Substitui a entrada TDI externa para o TAP quando EN_SEC é HIGH. |
| TRSTB_SEC | 1 | Entrada | Substituição de segurança TRSTB. Substitui a entrada TRSTB externa para o TAP quando SEC_EN é HIGH. |
| UTRSTb | 1 | Saída | Monitor de redefinição de teste |
| UTMS | 1 | Saída | Modo de teste Selecionar monitor |
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- Escritório de vendas local
- Suporte Técnico do Embedded Solutions Engineer (ESE) Os clientes devem entrar em contato com seu distribuidor, representante ou ESE para obter suporte. Escritórios de vendas locais também estão disponíveis para ajudar os clientes. Uma lista de escritórios e locais de vendas está incluída neste documento.
O suporte técnico está disponível através do website em: www.microchip.com/support
Recurso de proteção de código de dispositivos de microchip
Observe os seguintes detalhes do recurso de proteção de código em dispositivos Microchip:
- Os produtos Microchip atendem às especificações contidas em sua Ficha de Dados Microchip específica.
- A Microchip acredita que sua família de produtos é segura quando usada da maneira pretendida e em condições normais.
- Existem métodos desonestos e possivelmente ilegais sendo usados em tentativas de violar os recursos de proteção de código dos dispositivos Microchip. Acreditamos que esses métodos requerem o uso dos produtos da Microchip de uma maneira fora das especificações operacionais contidas nas folhas de dados da Microchip. As tentativas de violar esses recursos de proteção de código, muito provavelmente, não podem ser realizadas sem violar os direitos de propriedade intelectual da Microchip.
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