Tecnología de microchip Núcleo JTAG Guía del usuario de los procesadores de depuración

Introducción

Núcleo JTAG Debug v4.0 facilita la conexión de Joint Test Action Group (JTAG) procesadores de núcleo blando compatibles con la JTAG TAP o pines de entrada/salida de uso general (GPIO) para depuración. Este núcleo IP facilita la depuración de un máximo de 16 procesadores de núcleo suave dentro de un solo dispositivo y también brinda soporte para la depuración de procesadores en cuatro dispositivos separados a través de GPIO.

Características

CoreJTAGLa depuración tiene las siguientes características clave:

• Proporciona el acceso de la tela a la JTAG interfaz a través de la JTAG GRIFO.
• Proporciona el acceso de la tela a la JTAG interfaz a través de los pines GPIO.
• Configura el soporte de código IR para la JTAG tunelización
• Admite la vinculación de múltiples dispositivos a través de JTAG GRIFO.
• Admite la depuración multiprocesador.
• Promueve señales de reloj y reinicio separadas para los recursos de enrutamiento de baja desviación.
• Admite el restablecimiento de objetivos activo-bajo y activo-alto.
• Soporta la JTAG Interfaz de monitor de seguridad (UJTAG_SEC) para dispositivos PolarFire.

Versión principal
Este documento se aplica a CoreJTAGDepuración v4.0

Familias apoyadas

• PolarFire®
• RTG4™
• IGlú® 2
• SmartFusion® 2
• fusión inteligente
• ProASIC3/3E/3L
• IGLÚ
• IGLOOe/+

Utilización y rendimiento del dispositivo

Los datos de uso y rendimiento se enumeran en la siguiente tabla para las familias de dispositivos compatibles. Los datos que figuran en esta tabla son solo indicativos. La utilización general del dispositivo y el rendimiento del núcleo dependen del sistema.
Tabla 1. Utilización y rendimiento del dispositivo

Familia	Azulejos Secuenciales	Combinacional	Total	Utilización Dispositivo	Total %	Rendimiento (MHz)
fuego polar	17	116	299554	MPF300TS	0.04	111.111
RTG4	19	121	151824	RT4G150	0.09	50
SmartFusion2	17	120	56340	M2S050	0.24	69.47
IGLOO2	17	120	56340	M2GL050	0.24	68.76
fusión inteligente	17	151	4608	A2F200M3F	3.65	63.53
IGLÚ	17	172	3072	AFL125V5	6.15	69.34
ProASIC3	17	157	13824	A3P600	1.26	50

Nota: Los datos de esta tabla se obtuvieron utilizando Verilog RTL con configuraciones típicas de síntesis y diseño en -1 partes. Los parámetros de nivel superior o genéricos se dejaron en la configuración predeterminada.

Descripción funcional

CoreJTAGLa depuración usa el UJTAG macro duro para proporcionar acceso a la JTAG interfaz de la estructura FPGA. La UJTAG hard macro facilita la conexión a la salida del controlador MSS o ASIC TAP desde la estructura. Sólo, una instancia de la UJTAG macro está permitido en la tela.
Figura 1-1. CoreJTAGDiagrama de bloques de depuración

CoreJTAGDebug contiene una instanciación de uj_jtag controlador de túnel, que implementa un JTAG controlador de túnel para facilitar JTAG tunelización entre un programador FlashPro y un procesador softcore de destino. El procesador softcore está conectado a través de los J de FPGA dedicados.TAG pines de interfaz Exploraciones IR de la JTAG la interfaz son inaccesibles en el tejido FPGA. Por lo tanto, se requiere el protocolo de túnel para facilitar los escaneos IR y DR al destino de depuración, que es compatible con el estándar de la industria JTAG interfaz. El controlador de túnel decodifica el paquete de túnel transferido como un escaneo DR y genera un escaneo IR o DR resultante, basado en el contenido del paquete de túnel y el contenido del registro IR provisto a través de UIREG. El controlador de túnel también decodifica el paquete de túnel, cuando el contenido del registro IR coincide con su código IR.

Figura 1-2. Protocolo de paquetes de túnel

Un parámetro de configuración proporciona la configuración del código IR utilizado por el controlador del túnel. Para facilitar la depuración de múltiples procesadores softcore dentro de un solo diseño, la cantidad de controladores de túnel instanciados se puede configurar de 1 a 16, lo que proporciona una JTAG interfaz compatible con cada procesador de destino. Cada uno de estos procesadores de destino es direccionable a través de un código IR único establecido en el momento de la creación de instancias.

Se crea una instancia de un búfer CLKINT o BFR en la línea TGT_TCK de cada interfaz de depuración del procesador de destino.

La línea URSTB desde la UJTAG macro (TRSTB) se promueve a un recurso global dentro de CoreJTAGDepurar. Se coloca un inversor opcional en la línea TGT_TRST dentro de CoreJTAGDepuración para la conexión a un destino de depuración, que luego se espera que esté conectado a una fuente de restablecimiento activo alto. Se configura cuando se supone que la señal TRSTB entrante del JTAG TAP está activo bajo. Si esta configuración requiere uno o más destinos de depuración, se consumirá un recurso de enrutamiento global adicional.

La línea URSTB desde la UJTAG macro (TRSTB) se promueve a un recurso global dentro de CoreJTAGDepurar. Se coloca un inversor opcional en la línea TGT_TRST dentro de CoreJTAGDepuración para la conexión a un destino de depuración, que luego se espera que esté conectado a una fuente de restablecimiento activo alto. Se configura cuando se supone que la señal TRSTB entrante del JTAG TAP está activo bajo. TGT_TRSTN es la salida baja activa predeterminada para el objetivo de depuración. Si esta configuración requiere uno o más destinos de depuración, se consumirá un recurso de enrutamiento global adicional.

Figura 1-3. CoreJTAGDepuración de datos en serie y sincronización

Encadenamiento de dispositivos

Consulte las Guías del usuario de programación de FPGA para la familia o placa de desarrollo específica. Cada placa de desarrollo puede operar a diferentes vol.tages, y puede optar por verificar si es posible con sus plataformas de desarrollo. Además, si está utilizando varias placas de desarrollo, asegúrese de que comparten un terreno común.

A través del encabezado FlashPro
Para admitir el encadenamiento de varios dispositivos en la estructura mediante el encabezado de FlashPro, varias instancias de uj_jtag son requeridos. Esta versión del núcleo proporciona acceso a un máximo de 16 núcleos sin necesidad de instanciar manualmente uj_jtag. Cada núcleo tiene un código IR único (de 0x55 a 0x64) que proporcionará acceso al núcleo específico que coincida con el código de identificación.

Figura 1-4. Múltiples procesadores en un solo dispositivo Un solo dispositivo

Para usar CoreJTAGDepuración en varios dispositivos, uno de los dispositivos debe convertirse en el maestro. Este dispositivo contiene el CoreJTAGNúcleo de depuración. Luego, cada procesador se conecta de la siguiente manera:
Figura 1-5. Múltiples procesadores en dos dispositivos

Para depurar un núcleo en otra placa, la JTAG señales de CoreJTAGLa depuración se promociona a pines de nivel superior en SmartDesign. Estos se conectan luego a la JTAG señales directamente en el procesador.
Nota: Un núcleo JTAGLa depuración, en el diseño de la segunda placa, es opcional Tenga en cuenta que el UJ_JTAG macro y el encabezado de FlashPro no se usan en el segundo diseño de placa.

Para seleccionar un procesador para la depuración en SoftConsole, haga clic en las configuraciones de depuración y luego haga clic en la pestaña Depurador.

Se ejecuta el comando, que se muestra en la siguiente imagen.

Figura 1-6. Configuración del depurador UJ_JTAG_CODIGO IR

La UJ_JTAG_IRCODE se puede cambiar según el procesador que esté depurando. por ejemploample: para depurar un procesador en el Dispositivo 0, el UJ_JTAG_IRCODE se puede establecer en 0x55 o 0x56.

A través de GPIO
Para depurar sobre GPIO, el parámetro UJTAG _EXCLUIR está seleccionado. Se pueden depurar uno y cuatro núcleos a través de encabezados o pines GPIO. Para ejecutar una sesión de depuración usando GPIO de SoftConsole v5.3 o superior, la configuración de depuración debe configurarse de la siguiente manera:
Figura 1-7. Configuración del depurador GPIO

Nota: Si está depurando a través de GPIO, no puede depurar simultáneamente el procesador a través de FlashPro Header o Embedded FlashPro5, en las placas de desarrollo. por ejemploample: FlashPro Header o Embedded FlashPro5 están disponibles para facilitar la depuración mediante la identificación o SmartDebug.
Figura 1-8. Depuración sobre pines GPIO

Encadenamiento de dispositivos a través de pines GPIO
Para admitir el encadenamiento de múltiples dispositivos a través de GPIO, la UJTAGEs necesario seleccionar el parámetro _BYPASS. Luego, las señales TCK, TMS y TRSTb se pueden promocionar a puertos de nivel superior. Todos los procesadores de destino tienen TCK, TMS y TRSTb. Estos no se muestran a continuación.
Figura 1-9. Encadenamiento de dispositivos a través de pines GPIO

En una J básicaTAG cadena, el TDO de un procesador se conecta al TDI de otro procesador, y continúa hasta que todos los procesadores están encadenados, de esta manera. El TDI del primer procesador y el TDO del último procesador se conectan al JTAG programador encadenando todos los procesadores. la jTAG las señales de los procesadores se enrutan a CoreJTAGDebug, donde se pueden encadenar. Si se completa el encadenamiento entre varios dispositivos, el dispositivo con CoreJTAGLa depuración se convierte en el dispositivo maestro.

En un escenario de depuración de GPIO, donde un código IR no está asignado a cada procesador, se usa un script OpenOCD modificado para seleccionar qué dispositivo se está depurando. Se modifica un script OpenOCD para seleccionar qué dispositivo se depura. Para un diseño Mi-V, el file se encuentra en la ubicación de instalación de SoftConsole, en openocd/scripts/board/microsemi-riscv.cfg. Para los otros procesadores, el files se encuentran en la misma ubicación de openocd.
Nota:  Las opciones de configuración de depuración también deben actualizarse, si el file se renombra

Figura 1-10. Configuración de depuración

Abra username-riscv-gpio-chain.cfg, lo siguiente es un example de lo que hay que ver:

Figura 1-11. Configuración MIV File

La siguiente configuración funciona para la depuración de un solo dispositivo a través de GPIO. Para depurar una cadena, se deben agregar comandos adicionales, de modo que los dispositivos que no se depuren se pongan en modo de omisión.

Para dos procesadores en cadena, los siguientes sampse ejecuta el comando le:

Esto permite la depuración de Target softcore Processor 1 poniendo el Target softcore Processor 0 en el modo de omisión. Para depurar el procesador de software de destino 0, se usa el siguiente comando:

Nota:  La única diferencia entre estas dos configuraciones es que la fuente, que llama a la configuración Microsemi RISCV file (microsemi-riscv.cfg) aparece en primer lugar, al depurar el procesador de software de destino 0, o en segundo lugar, al depurar el procesador de software de destino 1. Para más de dos dispositivos en la cadena, j adicionaltag Se agrega newtaps. por ejemploample, si hay tres procesadores en una cadena, entonces se usa el siguiente comando:

Figura 1-12. Exampsistema de depuración

Interfaz

Las siguientes secciones tratan la información relacionada con la interfaz.

Parámetros de configuración

Las opciones de configuración para CoreJTAGdepuración se describen en la siguiente tabla. Si se requiere una configuración diferente a la predeterminada, use el cuadro de diálogo Configuración en SmartDesign para seleccionar los valores apropiados para las opciones configurables.
Tabla 2-1. CoreJTAGOpciones de configuración de depuración

Nombre	Rango válido	Por defecto	Descripción
NUM_DEBUG_TGTS	1-16	1	El número de objetivos de depuración disponibles a través de FlashPro (UJTAG_DEBUG = 0) es 1-16. El número de objetivos de depuración disponibles a través de GPIO (UJTAG_DEBUG = 1) es 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG Código IR, uno por objetivo de depuración. El valor especificado debe ser único para este destino de depuración. El controlador de túnel asociado con esta interfaz de destino de depuración solo controla TDO y controla la interfaz de depuración de destino, cuando el contenido del registro IR coincide con este código IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: la salida TGT_TRSTN_x está conectada a una forma global de la salida URSTB activa-baja del UJTAG macro.1: La salida TGT_TRST está conectada internamente a una forma invertida global de la salida URSTB activa-baja del UJTAG macro. Se consume un recurso de enrutamiento global adicional si este parámetro se establece en 1 para cualquier destino de depuración.
UJTAG_DERIVACIÓN	0-1	0	0: La depuración de GPIO está deshabilitada, la depuración está disponible a través del encabezado de FlashPro o el FlashPro integrado 5.1: la depuración de GPIO está habilitada, la depuración está disponible a través de pines GPIO seleccionados por el usuario en la placa.Nota:  Cuando la depuración se realiza a través de GPIO, se ejecuta el siguiente comando de depuración en las opciones de depuración de SoftConsole: “—comando “set FPGA_TAP N”“.
UJTAG_SEC_ES	0-1	0	0: UJTAG la macro se selecciona si UJTAG_BYPASS = 0. 1: UJTAGLa macro _SEC se selecciona si UJTAG_EXCLUIR= 0.Nota:  Este parámetro solo se aplica a PolarFire. Es decir, FAMILIA = 26.

Descripciones de señales
La siguiente tabla enumera las descripciones de las señales para CoreJTAGDepurar.
Tabla 2-2. CoreJTAGSeñales de E/S de depuración

Nombre	Rango válido	Por defecto	Descripción
NUM_DEBUG_TGTS	1-16	1	El número de objetivos de depuración disponibles a través de FlashPro (UJTAG_DEBUG = 0) es 1-16. El número de objetivos de depuración disponibles a través de GPIO (UJTAG_DEBUG = 1) es 1-4.
IR_CODE_TGT_x	0X55-0X64	0X55	JTAG Código IR, uno por objetivo de depuración. El valor especificado debe ser único para este destino de depuración. El controlador de túnel asociado con esta interfaz de destino de depuración solo controla TDO y controla la interfaz de depuración de destino, cuando el contenido del registro IR coincide con este código IR.
TGT_ACTIVE_HIGH_RESET_x	0-1	0	0: la salida TGT_TRSTN_x está conectada a una forma global de la salida URSTB activa-baja del UJTAG macro.1: La salida TGT_TRST está conectada internamente a una forma invertida global de la salida URSTB activa-baja del UJTAG macro. Se consume un recurso de enrutamiento global adicional si este parámetro se establece en 1 para cualquier destino de depuración.
UJTAG_DERIVACIÓN	0-1	0	0: La depuración de GPIO está deshabilitada, la depuración está disponible a través del encabezado de FlashPro o el FlashPro integrado 5.1: la depuración de GPIO está habilitada, la depuración está disponible a través de pines GPIO seleccionados por el usuario en la placa.Nota:  Cuando la depuración se realiza a través de GPIO, se ejecuta el siguiente comando de depuración en las opciones de depuración de SoftConsole: “—comando “set FPGA_TAP N”“.
UJTAG_SEC_ES	0-1	0	0: UJTAG la macro se selecciona si UJTAG_BYPASS = 0. 1: UJTAGLa macro _SEC se selecciona si UJTAG_EXCLUIR= 0.Nota:  Este parámetro solo se aplica a PolarFire. Es decir, FAMILIA = 26.

Notas:

• Todas las señales en la JTAG La lista de puertos TAP anterior debe promoverse a puertos de nivel superior en SmartDesign.
• Los puertos SEC están disponibles solo cuando UJTAG_SEC_EN está habilitado a través de CoreJTAGGUI de configuración de depuración.
• Tenga especial cuidado al conectar la entrada EN_SEC. Si EN_SEC se promueve a un puerto de nivel superior (pin de entrada del dispositivo), debe acceder a Configurar estados de E/S durante JTAG Sección de programación de Diseño de programa en el flujo de Libero y asegúrese de que el Estado de E/S (solo salida) para el puerto EN_SEC esté establecido en 0.

Registrar Mapa y Descripciones

No hay registros para CoreJTAGDepurar.

Flujo de herramientas

Las siguientes secciones tratan la información relacionada con el flujo de herramientas.

Licencia

No se requiere una licencia para usar este IP Core con Libero SoC.

Derecha-derecha
Se proporciona el código RTL completo para el núcleo y los bancos de pruebas, lo que permite crear una instancia del núcleo con SmartDesign. La simulación, la síntesis y el diseño se pueden realizar dentro de Libero SoC.

Diseño inteligente
Un example instanciado view de CoreJTAGLa depuración se muestra en la siguiente figura. Para obtener más información sobre el uso de SmartDesign para crear instancias y generar núcleos, consulte la Guía del usuario de SoC sobre el uso de DirectCore en Libero®.
Figura 4-1. Diseño inteligente CoreJTAGInstancia de depuración View usando JTAG Encabezamiento

Figura 4-2. Diseño inteligente CoreJTAGInstancia de depuración usando pines GPIO

Configuración de CoreJTAGDepurar en SmartDesign

El núcleo se configura utilizando la GUI de configuración en SmartDesign. un exampEl archivo de la GUI se muestra en la siguiente figura.
Figura 4-3. Configuración de CoreJTAGDepurar en SmartDesign

Para PolarFire, UJTAG_SEC selecciona la UJTAGMacro _SEC en lugar de UJTAG macro cuando UJTAG_BYPASS está deshabilitado. Se ignora para todas las demás familias.
El Número de destinos de depuración se puede configurar hasta 16 destinos de depuración, con UJTAG_BYPASS deshabilitado y hasta 4 objetivos de depuración, con UJTAG_BYPASS habilitado.
UJTAG_BYPASS selecciona la depuración a través de UJTAG y el encabezado FlashPro, y la depuración a través de pines GPIO.
El código IR de destino # es el JTAG Código IR proporcionado al objetivo de depuración. Este debe ser un valor único dentro del rango especificado en Tabla 2-1.

Flujos de simulación

Se proporciona un banco de pruebas de usuario con CoreJTAGDepurar. Para ejecutar simulaciones:

1. Seleccione el flujo del banco de pruebas del usuario dentro de SmartDesign.
2. Haga clic en Guardar y generar en el panel Generar. Seleccione el banco de pruebas de usuario de la GUI de configuración principal.

Cuando SmartDesign genera el proyecto Libero, instala el banco de pruebas del usuario files. Para ejecutar el banco de pruebas del usuario:

1. Establezca la raíz de diseño en CoreJTAGInstanciación de depuración en el panel de jerarquía de diseño de Libero.
2. Haga clic en Verificar diseño presintetizado > Simular en la ventana Libero Design Flow. Esto inicia ModelSim y ejecuta automáticamente la simulación.

Síntesis en Libero

Para ejecutar Síntesis:

1. Haga clic en el ícono Synthesize en la ventana Libero SoC Design Flow para sintetizar el núcleo. Como alternativa, haga clic con el botón derecho en la opción Sintetizar en la ventana Flujo de diseño y seleccione Abrir de forma interactiva. La ventana Síntesis muestra el proyecto Synplify®.
2. Haga clic en el icono Ejecutar.
   Nota: Para RTG4, hay una advertencia mitigada de evento transitorio (SET), que se puede ignorar ya que esta IP solo se usa con fines de desarrollo y no se usará en un entorno de radiación.

Lugar-y-Ruta en Libero

Una vez que se completa la síntesis, haga clic en el icono Colocar y enrutar en Libero SoC para iniciar el proceso de colocación.

Programación de dispositivos

Si se usa la función UJAG_SEC y EN_SEC se promueve a un puerto de nivel superior (pin de entrada del dispositivo), debe acceder a Configurar estados de E/S durante JTAG Sección de programación de Diseño de programa en el flujo de Libero y asegúrese de que el Estado de E/S (solo salida) para el puerto EN_SEC esté establecido en 0.

Esta configuración es necesaria para mantener el acceso a la JTAG puerto para la reprogramación de dispositivos, ya que el valor del BSR (Boundary Scan Register) definido anula cualquier nivel lógico externo en EN_SEC durante la reprogramación.

Integración de sistemas

Las siguientes secciones tratan la información relacionada con la integración del sistema.

Diseño de nivel de sistema para IGLOO2/RTG4

La siguiente figura muestra los requisitos de diseño para realizar JTAG depuración de un procesador softcore, ubicado en el tejido de SoftConsole a la JTAG interfaz para dispositivos IGLOO2 y RTG4.
Figura 5-1. RTG4/IGLOO2 JTAG Diseño de depuración

Diseño de nivel de sistema para SmartFusion2

La siguiente figura muestra los requisitos de diseño para realizar JTAG depuración de un procesador softcore, ubicado en fabric desde SoftConsole hasta la JTAG interfaz para dispositivos SmartFusion2.
Figura 5-2. SmartFusion2 JTAG Diseño de depuración

UJTAG_SEGUNDO

Para la familia de dispositivos PolarFire, esta versión permite al usuario elegir entre UJTAG y UJTAG_SEC, la UJTAGEl parámetro _SEC_EN en la GUI se utilizará para seleccionar cuál se desea.

La siguiente figura muestra un diagrama simple que representa las interfaces físicas de UJTAG/UJTAG_SEC en PolarFire.

Figura 5-3. PolarFire UJTAGMacro _SEC

Restricciones de diseño

Los diseños con CoreJTAGLa depuración requiere que la aplicación siga las restricciones, en el flujo de diseño, para permitir el uso del análisis de tiempo en el dominio del reloj TCK.

Para agregar las restricciones:

1. Si se utiliza el flujo de restricciones mejoradas en Libero v11.7 o superior, haga doble clic en Restricciones > Administrar restricciones en la ventana de DesignFlow y haga clic en la pestaña Temporización.
2. En la pestaña Temporización de la ventana Administrador de restricciones, haga clic en Nuevo para crear un nuevo SDC file, y nombra el file. Las restricciones de diseño incluyen las restricciones de fuente de reloj que se pueden ingresar en este SDC en blanco file.
3. Si se utilizan los flujos de restricción clásicos en Libero v11.7 o superior, haga clic con el botón derecho en Crear restricciones > Restricción de tiempo, en la ventana Flujo de diseño, y luego haga clic en Crear nueva restricción. Crea un nuevo SDC file. Las restricciones de diseño incluyen las restricciones de la fuente de reloj, que se ingresa en este SDC en blanco file.
4. Calcule el período TCK y el medio período. TCK se establece en 6 MHz cuando la depuración se realiza con FlashPro y se establece en una frecuencia máxima de 30 MHz cuando la depuración es compatible con FlashPro5. Después de haber completado este paso, ingrese las siguientes restricciones en el SDC file:
   crear_reloj -nombre { TCK } \
   • período TCK_PERIOD \
   • forma de onda { 0 TCK_HALF_PERIOD } \ [ get_ports { TCK } ] Por ejemploample, se aplican las siguientes restricciones para un diseño que utiliza una frecuencia TCK de 6 MHz.
     crear_reloj -nombre { TCK } \
   • período 166.67 \
   • forma de onda { 0 83.33 } \ [ get_ports { TCK } ]
5. Asociar todas las restricciones files con la síntesis, el lugar y la ruta y la verificación de tiempotages en el Administrador de restricciones > Pestaña de tiempo. Esto se completa seleccionando las casillas de verificación relacionadas para el SDC files en el que se introdujeron las restricciones

Historial de revisiones

Nombre del puerto	Ancho	Dirección	Descripción
JTAG Puertos TAP
TDI	1	Aporte	Entrada de datos de prueba. Entrada de datos en serie desde TAP.
TCC	1	Aporte	Reloj de prueba. Fuente de reloj para todos los elementos secuenciales dentro de CoreJTAGDepurar.
EMT	1	Aporte	Selección del modo de prueba.
TDO	1	Producción	Salida de datos de prueba. Salida de datos en serie a TAP.
TRSTB	1	Aporte	Restablecimiento de prueba. Entrada de restablecimiento bajo activo desde TAP.
JTAG Puertos de destino X
TGT_TDO_x	1	Aporte	Pruebe los datos desde el destino de depuración x hasta el TAP. Conéctese al puerto TDO de destino.
TGT_TCK_x	1	Producción	Pruebe la salida del reloj para depurar el objetivo x. TCK se promociona a una red global de baja asimetría internamente dentro de CoreJTAGDepurar.
TGT_TRST_x	1	Producción	Restablecimiento de prueba activo-alto. Solo se usa cuando TGT_ACTIVE_HIGH_RESET_x =1
TGT_TRSTN_x	1	Producción	Restablecimiento de prueba activo-bajo. Solo se usa cuando TGT_ACTIVE_HIGH_RESET_x =0
TGT_TMS_x	1	Producción	Modo de prueba Seleccione la salida para depurar el objetivo x.
TGT_TDI_x	1	Producción	Entrada de datos de prueba. Entrada de datos en serie desde el objetivo de depuración x.
UJTAG_BYPASS_TCK_x	1	Aporte	Pruebe la entrada del reloj para depurar el objetivo x del pin GPIO.
UJTAG_BYPASS_TMS_x	1	Aporte	Modo de prueba Seleccione para depurar el objetivo x desde el pin GPIO.
UJTAG_BYPASS_TDI_x	1	Aporte	Entrada de datos de prueba, datos en serie para depurar el objetivo x del pin GPIO.
UJTAG_BYPASS_TRSTB_x	1	Aporte	Restablecimiento de prueba. Restablezca la entrada para depurar el objetivo x desde el pin GPIO.
UJTAG_BYPASS_TDO_x	1	Producción	Salida de datos de prueba, datos en serie del destino de depuración x del pin GPIO.
Puertos SEC
ES_SEC	1	Aporte	Habilita la seguridad. Permite que el diseño del usuario anule la entrada TDI y TRSTB externa al TAP.Precaución: Tenga especial cuidado al conectar este puerto. Consulte la nota a continuación y Programación del dispositivo para obtener más detalles.
TDI_SEC	1	Aporte	Anulación de seguridad TDI. Anula la entrada TDI externa al TAP cuando EN_SEC es ALTO.
TRSTB_SEC	1	Aporte	Anulación de seguridad TRSTB. Anula la entrada TRSTB externa al TAP cuando SEC_EN es ALTO.
UTRTB	1	Producción	Monitor de reinicio de prueba
UTMS	1	Producción	Monitor de selección de modo de prueba

el microchip Websitio

Microchip ofrece soporte en línea a través de nuestro websitio en www.microchip.com/. Este webEl sitio se utiliza para hacer files e información fácilmente accesibles para los clientes. Algunos de los contenidos disponibles incluyen:

• Soporte de producto – Hojas de datos y erratas, notas de aplicación y sampprogramas, recursos de diseño, guías de usuario y documentos de soporte de hardware, últimas versiones de software y software archivado
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• El negocio de los microchips – Selector de productos y guías de pedido, los últimos comunicados de prensa de Microchip, lista de seminarios y eventos, listas de oficinas de ventas, distribuidores y representantes de fábrica de Microchip

Servicio de Notificación de Cambio de Producto

El servicio de notificación de cambios de productos de Microchip ayuda a mantener a los clientes actualizados sobre los productos de Microchip. Los suscriptores recibirán una notificación por correo electrónico cada vez que haya cambios, actualizaciones, revisiones o erratas relacionadas con una familia de productos específica o una herramienta de desarrollo de interés.

Para registrarse, vaya a www.microchip.com/pcn y siga las instrucciones de registro Atención al cliente  Los usuarios de productos Microchip pueden recibir asistencia a través de varios canales:

• Distribuidor o Representante
• Oficina de ventas local
• Ingeniero de soluciones integradas (ESE) Soporte técnico Los clientes deben comunicarse con su distribuidor, representante o ESE para obtener soporte. oficinas de ventas locales también están disponibles para ayudar a los clientes. En este documento se incluye una lista de oficinas y ubicaciones de ventas.

El soporte técnico está disponible a través de websitio en: www.microchip.com/support

Característica de protección de código de dispositivos de microchip

Tenga en cuenta los siguientes detalles de la función de protección de código en los dispositivos Microchip:

• Los productos de Microchip cumplen con las especificaciones contenidas en su hoja de datos de Microchip particular.
• Microchip cree que su familia de productos es segura cuando se utiliza de la forma prevista y en condiciones normales.
• Se utilizan métodos deshonestos y posiblemente ilegales para intentar violar las funciones de protección de código de los dispositivos Microchip. Creemos que estos métodos requieren el uso de los productos de Microchip fuera de las especificaciones operativas contenidas en las hojas de datos de Microchip. Lo más probable es que los intentos de violar estas funciones de protección de código no se puedan lograr sin violar los derechos de propiedad intelectual de Microchip.
• Microchip está dispuesto a trabajar con cualquier cliente que esté preocupado por la integridad de su código.
• Ni Microchip ni ningún otro fabricante de semiconductores puede garantizar la seguridad de su código. La protección del código no significa que estemos garantizando que el producto sea "irrompible". Proteccion del codigo esta en constante evolucion. En Microchip nos comprometemos a mejorar continuamente las funciones de protección de código de nuestros productos. Los intentos de romper la función de protección de código de Microchip pueden ser una violación de la Ley de derechos de autor del milenio digital. Si dichos actos permiten el acceso no autorizado a su software u otro trabajo protegido por derechos de autor, es posible que tenga derecho a demandar para obtener reparación en virtud de esa Ley.

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Documentos / Recursos

Tecnología de microchip CoreJTAGProcesadores de depuración [pdf] Guía del usuario CoreJTAGProcesadores de depuración, CoreJTAGDepuración, Procesadores

Referencias

• Manual de usuario