Intel 50G Ethernet Design ExampУпатство за употреба

Содржини скриј

1 Intel 50G Ethernet Design Example

2 Водич за брз почеток од 50 GbE

3 Дизајн Прample Структура на директориумот

4 Симулациски дизајн ПрampЛе Компоненти

5 Генерирање на дизајнот Прample

6 Симулирање на дизајнот од 50 GbE Прample Testbench

7 Дизајн ПрampОпис

8 50 GbE Дизајн Прample Регистри

9 Документи / ресурси

9.1 Референци

10 Поврзани мислења

Intel 50G Ethernet Design Example

Водич за брз почеток од 50 GbE

IP-јадрото од 50 GbE обезбедува тест за симулација и хардверски дизајн на прampшто поддржува компилација и хардверско тестирање. Кога ќе го генерирате дизајнот на прample, уредувачот на параметри автоматски го креира fileНеопходно е да се симулира, компајлира и тестира дизајнот во хардвер. Можете да го преземете составениот хардверски дизајн на уред Arria 10 GT.

Забелешка: Овој дизајн прampЛе го таргетира уредот Arria 10 GT и бара тајмер 25G. Контактирајте со вашиот претставник на Intel FPGA за да се распрашате за платформата погодна за да го стартувате овој хардвер на прampле. Во некои случаи може да биде достапен заем од соодветен хардвер. Покрај тоа, Интел обезбедува пр. само за компилацијаampле проект што можете да го користите за брзо проценување на основната област на IP и времето.

Слика 1. Дизајн Прample Употреба

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не презема никаква одговорност или одговорност што произлегува од апликацијата или користењето на какви било информации, производ или услуга опишани овде, освен како што е изрично писмено договорено од Интел. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.

Дизајн Прample Структура на директориумот

Слика 2. Дизајн од 50 GbE Прample Структура на директориумот

Хардверска конфигурација и тест files (хардверскиот дизајн на прampле) се наоѓаат воample_dir>/hardware_test_design. Симулацијата files (тестна маса само за симулација) се наоѓаат воample_dir>/ прample_testbench.Дизајнот само за компилација прampЛе се наоѓа воample_dir>/compilation_test_design.

Симулациски дизајн ПрampЛе Компоненти

Слика 3. Дизајн на симулација на 50GbE Прampле Блок дијаграм

Симулацијата прampле дизајн тест од највисоко ниво file е basic_avl_tb_top.sv Ова file инстанцира и поврзува ATX PLL. Вклучува задача, send_packets_50g_avl, за испраќање и примање 10 пакети.

Табела 1. 50GbE IP Core Testbench File Описи

File Име	Опис
Тест бенч и симулација Files
basic_avl_tb_top.sv	Тест клупа од највисоко ниво file. Тест бенч го инстанцира DUT и работи Verilog HDL задачи за генерирање и прифаќање пакети.
Testbench скрипти
run_vsim.do	Скриптата ModelSim за извршување на тест-бенч.
run_vcs.sh	Скриптата Synopsys VCS за извршување на тест-бенч.
run_ncsim.sh	Скриптата Cadence NCSim за извршување на тест-бенч.
run_xcelium.ш	Скриптата Cadence Xcelium* за извршување на тест-бенч.

rdware дизајн ПрampЛе Компоненти

Слика 4. Дизајн на хардвер од 50 GbE Прample Блок дијаграм на високо ниво

Хардверскиот дизајн од 50 GbE прampги вклучува следните компоненти

IP-јадро од 50 GbE.
Клиентска логика која го координира програмирањето на IP јадрото и генерирањето пакети.

ATX PLL за возење на каналите на трансиверот на уредот.
IOPLL да генерира часовник од 100 MHz од влезен часовник од 50 MHz до дизајнот на хардверот на пр.ampле.

JTAG контролер кој комуницира со системската конзола. Вие комуницирате со логиката на клиентот преку системската конзола.

Табела 2. Дизајн на хардвер со јадро IP од 50 GbE Прample File Описи

File Имиња	Опис
eth_ex_50g.qpf	Проект Quartus Prime file
eth_ex_50g.qsf	Поставки на проектот Quartus file
eth_ex_50g.sdc	Ограничувања за дизајн на Synopsys file. Можете да го копирате и измените ова file за свој дизајн од 50 GbE.
*продолжи…*

Водич за брз почеток од 50 GbE

File Имиња	Опис
eth_ex_50g.v	Дизајн на Verilog HDL од највисоко ниво на прample file
заеднички/	Дизајн на хардвер прampподдршка files
hwtest/main.tcl	Главна file за пристап до Системската конзола

Генерирање на дизајнот Прample

Слика 5. Постапка

Слика 6. Прample Design Tab во уредувачот на параметри од 50 GbE

Следете ги овие чекори за да генерирате хардверски дизајн на прample и testbench

Во зависност од тоа дали го користите софтверот Intel Quartus Prime Pro Edition или софтверот Intel Quartus Prime Standard Edition, направете едно од следниве дејства: Во Intel Quartus Prime Pro Edition, кликнете File ➤ New Project Wizard за создавање нов проект Quartus Prime, или File ➤ Отворете го проектот за да отворите постоечки проект Quartus Prime. Волшебникот ве поттикнува да наведете уред. Во софтверот Intel Quartus Prime Standard Edition, во IP каталогот (Tools IP Catalog), изберете го семејството на целните уреди Arria 10.
Во каталогот IP, лоцирајте и изберете 50G Ethernet. Се појавува прозорецот New IP Variation.

Наведете име од највисоко ниво за вашата IP варијација и кликнете OK. Уредувачот на параметри додава .qsys од највисоко ниво (во стандардното издание на Intel Quartus Prime) или .ip (во Intel Quartus Prime Pro Edition) file на тековниот проект автоматски. Ако ви биде побарано рачно да додадете .qsys или .ip file на проектот, кликнете Проект ➤ Додај/Отстрани Files во Проектот за да го додадете file.
Во софтверот Intel Quartus Prime Standard Edition, мора да изберете специфичен уред Arria 10 во полето Device или да го задржите стандардниот уред што го предлага софтверот Quartus Prime.
Забелешка: Хардверскиот дизајн на прample го препишува изборот со уредот на целната табла. Ја одредувате целната табла од менито за дизајн, прample опции во Прampтаб Дизајн (чекор 8).

Кликнете на ОК. Се појавува уредувачот на параметри.
На табулаторот IP, наведете ги параметрите за вашата варијација на јадрото на IP.

На прample Дизајн табот, за прampле Дизајн Files, изберете ја опцијата Симулација за генерирање на тест бенч и изберете ја опцијата Синтеза за да го генерирате дизајнот на хардверот на пр.ampле. Само Verilog HDL files се генерираат.
Забелешка: Функционално VHDL IP јадро не е достапно. Наведете само Verilog HDL, за вашиот дизајн на јадрото на IP на прampле.
За хардверска плоча изберете го комплетот за развој на интегритет на сигналот на трансиверот Arria 10 GX.
Забелешка: Контактирајте со вашиот претставник на Intel FPGA за информации за платформата погодна за водење на овој хардвер на прampле.

Кликнете на Generate ExampКопче за дизајн. Одберете прampсе појавува прозорец Директориум за дизајн.
Ако сакате да го измените дизајнот на прampпатека или име на директориумот од стандардните прикажани (alt_e50_0_example_design), прелистајте до новата патека и напишете го новиот дизајн прampиме на директориумот (ample_dir>).
Кликнете на ОК.
Погледнете го одговорот на KDB Како да компензам за треперењето на PLL каскадната или ненаменската патека на часовникот за референтниот часовник Arria 10 PLL? за решение треба да аплицирате во директориумот hardware_test_design во .sdc file.

Забелешка: Мора да го консултирате овој KDB одговор бидејќи патеката RX во јадрото на IP од 50 GbE вклучува каскадни PLL. Затоа, IP-јадрените часовници може да доживеат дополнително треперење во уредите Arria 10. Овој одговор на KDB ги појаснува софтверските изданија во кои е неопходна замена.

Поврзани информации
Одговор на KDB: Како да го надоместам треперењето на PLL каскадната или ненаменската патека на часовникот за референтниот часовник Arria 10 PLL?

Симулирање на дизајнот од 50 GbE Прample Testbench

Слика 7. Постапка

Следете ги овие чекори за да симулирате тест маса

Променете во директориумот за симулација на тестбенчample_dir>/ прample_testbench.
Извршете ја скриптата за симулација за поддржаниот симулатор по ваш избор. Скриптата ја компајлира и ја извршува тест-клупата во симулаторот. Погледнете ја табелата „Чекори за симулирање на тест-бенч“.
Анализирајте ги резултатите. Успешната клупа за тестирање испраќа десет пакети, прима десет пакети и прикажува „Testbench full“.

Табела 3. Чекори за симулирање на тест-бенч

Симулатор	Инструкции
ModelSim	Во командната линија, напишете vsim -do run_vsim.do Ако претпочитате да симулирате без да го отворите GUI на ModelSim, напишете vsim -c -do run_vsim.do Забелешка: Симулаторот ModelSim* – Intel FPGA Edition нема капацитет да го симулира ова IP-јадро. Мора да користите друг поддржан симулатор на ModelSim, како што е ModelSim SE.
NCSim	Во командната линија, напишете sh run_ncsim.sh
VCS	Во командната линија, напишете sh run_vcs.sh
Xcelium	Во командната линија, напишете sh run_xcelium.sh

Успешното тестирање го прикажува излезот кој го потврдува следното однесување

Се чека да се смири RX часовникот
Печатење статус PHY
Испраќање на 10 пакети
Примање 10 пакети

Се прикажува „Testbench завршен“.

Следниве сample излезот илустрира успешно тестирање на симулација

#Реф часовникот работи на 625 MHz за да може да се користат цели броеви за сите периоди на часовникот.

#Помножете ги пријавените фреквенции за 33/32 за да ги добиете вистинските фреквенции на часовникот.
#Чека за усогласување RX
#RX работната површина е заклучена

Порамнувањето на лентата #RX е заклучено
#TX е овозможено
#**Се испраќа пакет 1…

#**Се испраќа пакет 2…
#**Се испраќа пакет 3…
#**Се испраќа пакет 4…

#**Се испраќа пакет 5…
#**Се испраќа пакет 6…
#**Се испраќа пакет 7…

#**Примен пакет 1…
#**Се испраќа пакет 8…
#**Примен пакет 2…

#**Се испраќа пакет 9…
#**Примен пакет 3…
#**Се испраќа пакет 10…

#**Примен пакет 4…
#**Примен пакет 5…
#**Примен пакет 6…

#**Примен пакет 7…
#**Примен пакет 8…
#**Примен пакет 9…

#**Примен пакет 10…
#**
#** Тестната маса е завршена.

#**
#********************************************

Составување и конфигурирање на дизајнот Прampле во Хардвер

Да се состави хардверскиот дизајн на прampи конфигурирајте го на вашиот уред Arria 10 GT, следете ги овие чекори

Обезбедете хардверски дизајн на прampгенерацијата е завршена.
Во софтверот Intel Quartus Prime, отворете го проектот Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Пред компајлирањето, уверете се дека сте го имплементирале решението од KDB Одговорот Како да го компензирам треперењето на PLL каскадната или ненаменската патека на часовникот за референтниот часовник Arria 10 PLL? доколку е релевантно за вашето издание на софтверот.
Во менито Обработка, кликнете Започнете со компилација.
Откако ќе генерирате SRAM објект file .sof, следете ги овие чекори за да го програмирате дизајнот на хардверот прampЛе на уредот Arria 10:

Во менито Алатки, кликнете Програмер.
Во програмерот, кликнете Hardware Setup.
Изберете уред за програмирање.

Изберете и додајте ја плочката Arria 10 GT со тајмер 25G на вашата сесија Intel Quartus Prime.
Проверете дали режимот е поставен на JTAG.
Изберете го уредот Arria 10 и кликнете Додај уред. Програмерот прикажува блок дијаграм на врските помеѓу уредите на вашата плочка.

Во редот со вашиот .sof, штиклирајте го полето за .sof.
Проверете го полето во колоната Програма/Конфигурирај.
Кликнете на Start

Забелешка: Овој дизајн прampЛе го таргетира уредот Arria 10 GT. Ве молиме контактирајте со вашиот претставник на Intel FPGA за да се распрашате за платформата погодна за да го стартувате овој хардвер на прample

Поврзани информации

Одговор на KDB: Како да го надоместам треперењето на каскадната патека на PLL или непосветената патека на часовникот за референтниот часовник Arria 10 PLL?

Инкрементална компилација за хиерархиски и тимски дизајн
Програмирање на Intel FPGA уреди

Тестирање на дизајнот на хардвер од 50 GbE Прample

Откако ќе го составите дизајнот на јадрото на IP од 50 GbE, прampи конфигурирајте го на вашиот уред Arria 10 GT, можете да ја користите Системската конзола за да го програмирате IP-јадрото и неговите вградени Native PHY IP-јадрени регистри. За да ја вклучите Системската конзола и да го тестирате дизајнот на хардверот на прampле, следете ги овие чекори:

По хардверскиот дизајн прample е конфигуриран на уредот Arria 10, во софтверот Intel Quartus Prime, во менито Tools, кликнете System Debugging Tools ➤ System Console.
Во окното Tcl Console, напишете cd hwtest за да го промените директориумот воample_dir>/hardware_test_design/hwtest.

Внесете извор main.tcl за да отворите врска со JTAG господар.

Можете да го програмирате IP-јадрото со следниов дизајн на прampле команди

chkphy_status: Ги прикажува фреквенциите на часовникот и статусот на заклучување PHY.

start_pkt_gen: Го стартува генераторот на пакети.
stop_pkt_gen: Го запира генераторот на пакети.
loop_on: Вклучува внатрешен сериски повратен циклус

loop_off: Исклучува внатрешна сериска повратна врска.
reg_read : Ја враќа вредноста на основниот регистар на IP во .
reg_write : Пишува до регистарот на јадрото на IP на адресата .

Поврзани информации

50 GbE Дизајн Прample Регистри на страница 13 Регистрирајте мапа за дизајн на хардвер прampле.
Анализирање и дебагирање дизајни со системска конзола

Дизајн ПрampОпис

Дизајнот прampги демонстрира функциите на јадрото од 50 GbE со интерфејс на примопредавател кој е во согласност со IEEE 802.3ba стандардната CAUI-4 спецификација. Можете да го генерирате дизајнот од Example јазичето Дизајн во уредувачот на параметри 50GbE. За генерирање на дизајнот прampLe, прво мора да ги поставите вредностите на параметрите за варијацијата на јадрото на IP што имате намера да ја генерирате во вашиот краен производ. Генерирање на дизајнот прample креира копија од IP јадрото; тестната маса и дизајнот на хардверот прampКористете ја оваа варијација како DUT. Ако не ги поставите вредностите на параметрите за DUT да одговараат на вредностите на параметрите во вашиот краен производ, дизајнот пр.ampшто генерирате не ја применува варијацијата на јадрото на IP што ја имате намерата.

Забелешка: Тестната клупа покажува основен тест на IP-јадрото. Не е наменет да биде замена за опкружување за целосна верификација. Мора да извршите поопсежна верификација на вашиот сопствен дизајн од 50 GbE во симулација и хардвер.

Поврзани информации
Корисничко упатство за Intel Arria® 10 50 Gbps за етернет IP Core

Дизајн Прample Однесување
Тестната клупа испраќа сообраќај преку IP-јадрото, вежбајќи ја страната на пренос и примање на IP-јадрото. Во дизајнот на хардверот прampможе да го програмирате IP-јадрото во режим на внатрешен сериски повратен циклус и да генерирате сообраќај на страната на преносот што се враќа назад низ страната за примање.

Дизајн ПрampСигнали за интерфејс
Тестната маса од 50 GbE е самостојна и не бара од вас да возите никакви влезни сигнали.

Табела 4. Дизајн на хардвер од 50 GbE ПрampСигнали за интерфејс

Сигнал	Насока	Коментари
clk50	Влез	Возете на 50 MHz. Целта е да се вози ова од осцилатор од 50 Mhz на таблата.
clk_ref	Влез	Возете на 644.53125 MHz.
cpu_resetn	Влез	Го ресетира IP-јадрото. Активни ниски. Го вози глобалното тврдо ресетирање csr_reset_n до јадрото на IP.
*продолжи…*

Сигнал	Насока	Коментари
tx_serial[1:0]	Излез	Трансиверот PHY излегува сериски податоци.
rx_serial[1:0]	Влез	Трансиверот PHY внесува сериски податоци.
user_led[7:0]	Излез	Сигнали за статус. Хардверскиот дизајн прampги поврзува овие битови за да ги придвижи LED диодите на целната плоча. Поединечните битови ги рефлектираат следните вредности на сигналот и однесувањето на часовникот: • [0]: Главен сигнал за ресетирање на IP-јадрото • [1]: Поделена верзија на clk_ref • [2]: Поделена верзија на clk50 • [3]: Поделена верзија на статусен часовник од 100 MHz • [4]: tx_ленти_стабилна • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Поврзани информации
Интерфејси и описи на сигнали Обезбедува детални описи на 50GbE IP-јадрените сигнали и интерфејсите на кои припаѓаат.

50 GbE Дизајн Прample Регистри

Табела 5. Дизајн на хардвер од 50 GbE Прample Регистрирајте мапа
Ги наведува опсезите на регистрите мапирани со меморија за дизајнот на хардверот на прampле. Пристапувате до овие регистри со функциите reg_read и reg_write во системската конзола.

Поместување на зборови	Регистрирајте ја категоријата
0x300–0x5FF	50GbE IP-јадрени регистри.
0x4000–0x4C00	Регистри за динамичка реконфигурација Arria 10. Основната адреса на регистрација е 0x4000 за лента 0 и 0x4400 за лента 1.

Поврзани информации

Тестирање на дизајнот на хардвер од 50 GbE Прample на страница 11 Системската конзола команди за пристап до јадрото на IP и дотичните PHY регистри.
50GbE Контрола и Регистар за статус Описи Ги опишува основните регистри на IP од 50GbE.

Историја на ревизија на документи

Табела 6. Дизајн на етернет 50G Прample Упатство за употреба Историја на ревизии

Датум	Ослободете	Промени
2019.04.03	17.0	Додадена е команда за извршување на симулации на Xcelium.
2017.11.08	17.0	Додадена е врска до KDB Answer што обезбедува решение за потенцијално нервоза на уредите Intel Arria® 10 поради каскадни ATX PLL во јадрото на IP. Се однесуваат на Генерирање на дизајнот Прample на страница 7 и Составување и Конфигурирање на дизајнот Прampле во Хардвер на страница 10. Овој дизајн прampупатството за корисникот не е ажурирано за да се одрази Забелешка: мали промени во генерирањето дизајн во изданијата на Intel Quartus Prime подоцна од изданието на софтверот Intel Quartus Prime v17.0.
2017.05.08	17.0	Првично јавно објавување.

Документи / ресурси

Intel 50G Ethernet Design Example [pdf] Упатство за корисникот
50G етернет дизајн Прample, 50G, етернет дизајн Прample, Дизајн Прample

Референци

Упатство за употреба

Intel 50G Ethernet Design Example

Водич за брз почеток од 50 GbE

Дизајн Прample Структура на директориумот

Симулациски дизајн ПрampЛе Компоненти

Генерирање на дизајнот Прample

Симулирање на дизајнот од 50 GbE Прample Testbench

Дизајн ПрampОпис

50 GbE Дизајн Прample Регистри

Документи / ресурси

Референци

Поврзани мислења

Оставете коментар

Откажете го одговорот