Intel 50G Ethernet Disseny Example Guia de l'usuari

Continguts amagar

1 Intel 50G Ethernet Disseny Example

2 Guia d'inici ràpid de 50 GbE

3 Disseny Exampl Estructura de directoris

4 Disseny de simulació Example Components

5 Generació del disseny Example

6 Simulant el disseny de 50 GbE Exampel banc de proves

7 Disseny Example Descripció

8 Disseny de 50 GbE Examples Registres

9 Documents/Recursos

9.1 Referències

10 Publicacions relacionades

Intel 50G Ethernet Disseny Example

Guia d'inici ràpid de 50 GbE

El nucli IP de 50 GbE proporciona un banc de prova de simulació i un disseny de maquinari, per exempleampli que admet la compilació i les proves de maquinari. Quan genereu el disseny example, l'editor de paràmetres crea automàticament el fitxer fileÉs necessari per simular, compilar i provar el disseny en maquinari. Podeu descarregar el disseny de maquinari compilat a un dispositiu Arria 10 GT.

Nota: Aquest disseny example s'adreça al dispositiu Arria 10 GT i requereix un retemporitzador de 25G. Poseu-vos en contacte amb el vostre representant d'Intel FPGA per demanar informació sobre una plataforma adequada per executar aquest maquinari, per exempleample. En alguns casos, pot estar disponible un préstec del maquinari adequat. A més, Intel ofereix un exemple només de compilacióampprojecte que podeu utilitzar per estimar ràpidament l'àrea central i el temps d'IP.

Figura 1. Disseny Example Ús

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.

Disseny Exampl Estructura de directoris

Figura 2. Disseny 50GbE Exampl Estructura de directoris

Configuració i prova del maquinari files (el disseny de maquinari example) es troben aample_dir>/hardware_test_design. La simulació files (banc de proves només per a la simulació) es troben aample_dir>/ example_testbench.El disseny només de compilació example es troba aample_dir>/compilation_test_design.

Disseny de simulació Example Components

Figura 3. Disseny de simulació 50GbE Example Diagrama de blocs

La simulació exampprova de nivell superior de disseny file és basic_avl_tb_top.sv Això file crea una instancia i connecta un PLL ATX. Inclou una tasca, send_packets_50g_avl, per enviar i rebre 10 paquets.

Taula 1. Banc de proves de 50 GbE IP Core File Descripcions

File Nom	Descripció
Banc de proves i simulació Files
basic_avl_tb_top.sv	Banc de proves de primer nivell file. El banc de proves crea una instancia del DUT i executa tasques Verilog HDL per generar i acceptar paquets.
Scripts del banc de proves
run_vsim.do	L'script ModelSim per executar el banc de proves.
run_vcs.sh	L'script de Synopsys VCS per executar el banc de proves.
run_ncsim.sh	L'script de Cadence NCSim per executar el banc de proves.
run_xcelium.sh	L'script de Cadence Xcelium* per executar el banc de proves.

Disseny de programari Example Components

Figura 4. Disseny de maquinari de 50 GbE Example Diagrama de blocs d'alt nivell

El disseny de maquinari de 50 GbE example inclou els components següents

Nucli IP de 50 GbE.
Lògica de client que coordina la programació del nucli IP i la generació de paquets.

ATX PLL per conduir els canals del transceptor del dispositiu.
IOPLL per generar un rellotge de 100 MHz a partir d'un rellotge d'entrada de 50 MHz al disseny de maquinari example.

JTAG controlador que es comunica amb la consola del sistema. Us comuniqueu amb la lògica del client mitjançant la consola del sistema.

Taula 2. Disseny de maquinari del nucli IP de 50 GbE Example File Descripcions

File Noms	Descripció
eth_ex_50g.qpf	Projecte Quartus Prime file
eth_ex_50g.qsf	Configuració del projecte Quartus file
eth_ex_50g.sdc	Restriccions de disseny de Synopsys file. Podeu copiar-lo i modificar-lo file per al teu propi disseny de 50 GbE.
*continuat…*

Guia d'inici ràpid de 50 GbE

File Noms	Descripció
eth_ex_50g.v	Disseny Verilog HDL de primer nivell, example file
comú/	Disseny de maquinari exampel suport files
hwtest/main.tcl	Principal file per accedir a la consola del sistema

Generació del disseny Example

Figura 5. Procediment

Figura 6. Example pestanya Disseny a l'Editor de paràmetres 50GbE

Seguiu aquests passos per generar el disseny de maquinari, example i banc de proves

En funció de si utilitzeu el programari Intel Quartus® Prime Pro Edition o el programari Intel Quartus Prime Standard Edition, feu una de les accions següents: A l'Intel Quartus Prime Pro Edition, feu clic a File ➤ Assistent de nou projecte per crear un nou projecte de Quartus Prime, o bé File ➤ Projecte obert per obrir un projecte Quartus Prime existent. L'assistent us demana que especifiqueu un dispositiu. Al programari Intel Quartus Prime Standard Edition, al catàleg IP (Catàleg IP d'eines), seleccioneu la família de dispositius de destinació Arria 10.
Al Catàleg IP, localitzeu i seleccioneu Ethernet 50G. Apareix la finestra Nova variació d'IP.

Especifiqueu un nom de nivell superior per a la vostra variació d'IP i feu clic a D'acord. L'editor de paràmetres afegeix el nivell superior .qsys (a Intel Quartus Prime Standard Edition) o .ip (a Intel Quartus Prime Pro Edition) file automàticament al projecte actual. Si se us demana que afegiu manualment el fitxer .qsys o .ip file al projecte, feu clic a Projecte ➤ Afegeix/Elimina Files al Projecte per afegir el file.
Al programari Intel Quartus Prime Standard Edition, heu de seleccionar un dispositiu Arria 10 específic al camp Dispositiu o mantenir el dispositiu predeterminat que proposa el programari Quartus Prime.
Nota: El disseny de maquinari example sobreescriu la selecció amb el dispositiu al tauler de destinació. Especifiqueu el tauler de destinació des del menú de disseny, examples opcions a l'Examppestanya Disseny (pas 8).

Feu clic a D'acord. Apareix l'editor de paràmetres.
A la pestanya IP, especifiqueu els paràmetres per a la vostra variació principal d'IP.

A l'Example pestanya Disseny, per exempleampel Disseny Files, seleccioneu l'opció Simulació per generar el banc de proves i seleccioneu l'opció Síntesi per generar el disseny de maquinari ex.ample. Només Verilog HDL filees generen s.
Nota: Un nucli IP VHDL funcional no està disponible. Especifiqueu només Verilog HDL, per al disseny del vostre nucli IP, p. example.
Per a la placa de maquinari, seleccioneu el kit de desenvolupament d'integritat del senyal del transceptor Arria 10 GX.
Nota: Poseu-vos en contacte amb el vostre representant d'Intel FPGA per obtenir informació sobre una plataforma adequada per executar aquest maquinari, per exempleample.

Feu clic a Genera Example botó Disseny. El Select ExampApareix la finestra Directori de disseny.
Si voleu modificar el disseny exampruta o nom del directori del fitxer dels valors predeterminats que es mostren (alt_e50_0_example_design), busqueu el camí nou i escriviu el nou disseny, exampnom del directori de fitxers (ample_dir>).
Feu clic a D'acord.
Consulteu la resposta del KDB. Com puc compensar la fluctuació de la ruta de rellotge en cascada PLL o no dedicada per al rellotge de referència PLL d'Arria 10? per a una solució alternativa, hauríeu d'aplicar-lo al directori hardware_test_design al fitxer .sdc file.

Nota: Heu de consultar aquesta Resposta de KDB perquè la ruta RX del nucli IP de 50 GbE inclou PLL en cascada. Per tant, els rellotges del nucli IP poden experimentar fluctuacions addicionals als dispositius Arria 10. Aquesta resposta KDB aclareix les versions de programari en què és necessària la solució alternativa.

Informació relacionada
Resposta KDB: Com puc compensar la fluctuació de la ruta de rellotge en cascada de PLL o no dedicada per al rellotge de referència Arria 10 PLL?

Simulant el disseny de 50 GbE Exampel banc de proves

Figura 7. Procediment

Seguiu aquests passos per simular el banc de proves

Canvieu al directori de simulació del banc de provesample_dir>/ example_testbench.
Executeu l'script de simulació per al simulador compatible que trieu. L'script compila i executa el banc de proves al simulador. Consulteu la taula "Passos per simular el banc de proves".
Analitza els resultats. El banc de proves amb èxit envia deu paquets, rep deu paquets i mostra "Testbench complete".

Taula 3. Passos per simular el banc de proves

Simulador	Instruccions
ModelSim	A la línia d'ordres, escriviu vsim -do run_vsim.do Si preferiu simular sense mostrar la GUI de ModelSim, escriviu vsim -c -do run_vsim.do Nota: El simulador ModelSim* - Intel FPGA Edition no té la capacitat de simular aquest nucli IP. Heu d'utilitzar un altre simulador de ModelSim compatible, com ara ModelSim SE.
NCSim	A la línia d'ordres, escriviu sh run_ncsim.sh
VCS	A la línia d'ordres, escriviu sh run_vcs.sh
Xcelium	A la línia d'ordres, escriviu sh run_xcelium.sh

L'execució de la prova correcta mostra una sortida que confirma el comportament següent

Esperant que el rellotge RX s'ajusti
S'està imprimint l'estat PHY
Enviament de 10 paquets
Recepció de 10 paquets

Es mostra "Testbench complete".

El següent sampLa sortida del fitxer il·lustra una prova de simulació amb èxit

El rellotge #Ref s'executa a 625 MHz, de manera que es poden utilitzar números sencers per a tots els períodes de rellotge.

#Multiplica les freqüències informades per 33/32 per obtenir les freqüències reals del rellotge.
#Esperant l'alineació RX
La desviació de #RX està bloquejada

Alineació del carril #RX bloquejada
#TX habilitat
#**S'està enviant el paquet 1...

#**S'està enviant el paquet 2...
#**S'està enviant el paquet 3...
#**S'està enviant el paquet 4...

#**S'està enviant el paquet 5...
#**S'està enviant el paquet 6...
#**S'està enviant el paquet 7...

#** Paquet rebut 1...
#**S'està enviant el paquet 8...
#** Paquet rebut 2...

#**S'està enviant el paquet 9...
#** Paquet rebut 3...
#**S'està enviant el paquet 10...

#** Paquet rebut 4...
#** Paquet rebut 5...
#** Paquet rebut 6...

#** Paquet rebut 7...
#** Paquet rebut 8...
#** Paquet rebut 9...

#** Paquet rebut 10...
#**
#** Banc de proves complet.

#**
#********************************************

Compilació i configuració del disseny Example en maquinari

Per compilar el disseny de maquinari exampi configureu-lo al vostre dispositiu Arria 10 GT, seguiu aquests passos

Assegureu-vos el disseny del maquinari exampla generació s'ha completat.
Al programari Intel Quartus Prime, obriu el projecte Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Abans de compilar, assegureu-vos d'haver implementat la solució alternativa des de la resposta de KDB Com compenso la fluctuació de la ruta de rellotge en cascada PLL o no dedicada per al rellotge de referència de PLL Arria 10? si és rellevant per al llançament del vostre programari.
Al menú Processament, feu clic a Inicia la compilació.
Després de generar un objecte SRAM file .sof, seguiu aquests passos per programar el disseny de maquinari example al dispositiu Arria 10:

Al menú Eines, feu clic a Programador.
Al Programador, feu clic a Configuració del maquinari.
Seleccioneu un dispositiu de programació.

Seleccioneu i afegiu la placa Arria 10 GT amb retimer 25G a la vostra sessió d'Intel Quartus Prime.
Assegureu-vos que Mode estigui configurat en JTAG.
Seleccioneu el dispositiu Arria 10 i feu clic a Afegeix un dispositiu. El programador mostra un diagrama de blocs de les connexions entre els dispositius del vostre tauler.

A la fila amb el vostre .sof, marqueu la casella del .sof.
Marqueu la casella de la columna Programa/Configura.
Feu clic a Inici

Nota: Aquest disseny exampLe apunta al dispositiu Arria 10 GT. Poseu-vos en contacte amb el vostre representant d'Intel FPGA per demanar informació sobre una plataforma adequada per executar aquest maquinari, per exempleample

Informació relacionada

Resposta KDB: Com compenso la fluctuació de la ruta de rellotge en cascada o no dedicada de PLL per al rellotge de referència de PLL Arria 10?

Compilació incremental per al disseny jeràrquic i en equip
Programació de dispositius Intel FPGA

Prova del disseny de maquinari de 50 GbE Example

Després de compilar el disseny del nucli IP de 50 GbE, exampi configureu-lo al vostre dispositiu Arria 10 GT, podeu utilitzar la consola del sistema per programar el nucli IP i els seus registres de nucli IP PHY natius incrustats. Per encendre la consola del sistema i provar el disseny del maquinari, p. example, seguiu aquests passos:

Després del disseny de maquinari exampel fitxer està configurat al dispositiu Arria 10, al programari Intel Quartus Prime, al menú Eines, feu clic a Eines de depuració del sistema ➤ Consola del sistema.
Al panell de la consola Tcl, escriviu cd hwtest per canviar el directoriample_dir>/hardware_test_design/hwtest.

Escriviu source main.tcl per obrir una connexió a JTAG mestre.

Podeu programar el nucli IP amb el següent disseny examples ordres

chkphy_status: Mostra les freqüències del rellotge i l'estat de bloqueig PHY.

start_pkt_gen: inicia el generador de paquets.
stop_pkt_gen: Atura el generador de paquets.
loop_on: activa el loopback sèrie intern

loop_off: desactiva el bucle en sèrie intern.
reg_read : retorna el valor del registre del nucli IP a .
reg_write : Escriu al registre del nucli IP a l'adreça .

Informació relacionada

Disseny de 50 GbE Example Registres a la pàgina 13 Mapa de registres per al disseny de maquinari example.
Anàlisi i depuració de dissenys amb la consola del sistema

Disseny Example Descripció

El disseny example mostra les funcions del nucli de 50 GbE amb interfície de transceptor compatible amb l'especificació CAUI-802.3 estàndard IEEE 4ba. Podeu generar el disseny a partir de l'Example pestanya Disseny a l'editor de paràmetres 50GbE. Per generar el disseny exampli, primer heu d'establir els valors dels paràmetres per a la variació del nucli IP que voleu generar al vostre producte final. Generació del disseny exampli crea una còpia del nucli IP; el banc de proves i el disseny de maquinari examputilitzem aquesta variació com a DUT. Si no configureu els valors dels paràmetres del DUT perquè coincideixin amb els valors dels paràmetres del vostre producte final, el disseny exampel que genereu no exerceix la variació del nucli IP que voleu.

Nota: El banc de proves mostra una prova bàsica del nucli IP. No pretén ser un substitut d'un entorn de verificació complet. Heu de realitzar una verificació més àmplia del vostre propi disseny de 50 GbE en simulació i en maquinari.

Informació relacionada
Guia d'usuari Intel Arria® 10 50 Gbps Ethernet IP Core

Disseny Exampel Comportament
El banc de proves envia trànsit a través del nucli IP, exercint el costat de transmissió i el costat de recepció del nucli IP. En el disseny de maquinari example, podeu programar el nucli IP en mode de bucle de retorn en sèrie intern i generar trànsit al costat de transmissió que retorna al costat de recepció.

Disseny ExampSenyals d'interfície
El banc de proves de 50 GbE és autònom i no requereix que conduïu cap senyal d'entrada.

Taula 4. Disseny de maquinari de 50 GbE ExampSenyals d'interfície

Senyal	Direcció	Comentaris
clk50	Entrada	Condueix a 50 MHz. La intenció és conduir-ho des d'un oscil·lador de 50 Mhz al tauler.
clk_ref	Entrada	Condueix a 644.53125 MHz.
cpu_resetn	Entrada	Restableix el nucli IP. Activa baixa. Condueix el restabliment global csr_reset_n al nucli IP.
*continuat…*

Senyal	Direcció	Comentaris
tx_serial[1:0]	Sortida	Transceptor PHY sortida de dades en sèrie.
rx_serial[1:0]	Entrada	Dades sèrie d'entrada del transceptor PHY.
dirigit per l'usuari[7:0]	Sortida	Senyals d'estat. El disseny de maquinari exampli connecta aquests bits per conduir els LED a la placa objectiu. Els bits individuals reflecteixen els següents valors de senyal i comportament del rellotge: • [0]: senyal de restabliment principal al nucli IP • [1]: versió dividida de clk_ref • [2]: versió dividida de clk50 • [3]: versió dividida del rellotge d'estat de 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Informació relacionada
Descripcions d'interfícies i senyals Proporciona descripcions detallades dels senyals centrals IP de 50 GbE i de les interfícies a les quals pertanyen.

Disseny de 50 GbE Examples Registres

Taula 5. Disseny de maquinari de 50 GbE Exampel Mapa de registre
Llista els intervals de registre assignats a la memòria per al disseny de maquinari, per exempleample. Accedeix a aquests registres amb les funcions reg_read i reg_write a la consola del sistema.

Word Offset	Registre de categoria
0x300–0x5FF	Registres de nucli IP de 50 GbE.
0x4000–0x4C00	Arria 10 registres de reconfiguració dinàmica. L'adreça base del registre és 0x4000 per al carril 0 i 0x4400 per al carril 1.

Informació relacionada

Prova del disseny de maquinari de 50 GbE Exampli a la pàgina 11 Ordres de la consola del sistema per accedir al nucli IP i als registres PHY natius.
Descripcions del registre d'estat i control de 50 GbE Descriu els registres bàsics d'IP de 50 GbE.

Historial de revisions de documents

Taula 6. Disseny Ethernet 50G Example Guia de l'usuari Historial de revisions

Data	Alliberament	Canvis
2019.04.03	17.0	S'ha afegit l'ordre per executar simulacions Xcelium.
2017.11.08	17.0	S'ha afegit un enllaç a KDB Answer que proporciona una solució per a possibles fluctuacions als dispositius Intel Arria® 10 a causa de PLL ATX en cascada al nucli IP. Consulteu Generació del disseny Example a la pàgina 7 i Recopilació i Configuració del disseny Example en maquinari a la pàgina 10. Aquest disseny exampla guia de l'usuari no s'ha actualitzat per reflectir-la Nota: canvis menors en la generació del disseny a les versions d'Intel Quartus Prime posteriors a la versió del programari Intel Quartus Prime v17.0.
2017.05.08	17.0	Publicació pública inicial.

Documents/Recursos

Intel 50G Ethernet Disseny Example [pdfGuia de l'usuari
Disseny Ethernet 50G Example, 50G, disseny Ethernet Example, Disseny Example

Referències

Manual d'usuari

Intel 50G Ethernet Disseny Example

Guia d'inici ràpid de 50 GbE

Disseny Exampl Estructura de directoris

Disseny de simulació Example Components

Generació del disseny Example

Simulant el disseny de 50 GbE Exampel banc de proves

Disseny Example Descripció

Disseny de 50 GbE Examples Registres

Documents/Recursos

Referències

Deixa un comentari

Cancel·la la resposta