មាតិកា លាក់
1 Intel 50G Ethernet Design Example
2 មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស 50GbE
3 រចនា Example រចនាសម្ព័ន្ធថត
4 ការរចនាក្លែងធ្វើ Example សមាសភាគ
5 ការបង្កើតការរចនា Example
6 ការក្លែងធ្វើ 50GbE Design Exampនៅ Testbench
7 រចនា Exampការពិពណ៌នា
8 50GbE Design Example ការចុះឈ្មោះ
9 ឯកសារ/ធនធាន
9.1 ឯកសារយោង
10 ប្រកាសដែលពាក់ព័ន្ធ

ឡូហ្គោ

Intel 50G Ethernet Design Example

intel-50G-Ethernet-Design-Example-PRODACT-IMG

មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស 50GbE

ស្នូល IP 50GbE ផ្តល់នូវការធ្វើតេស្តសាកល្បង និងការរចនាផ្នែករឹងample ដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។ នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្របង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនានៅក្នុងផ្នែករឹង។ អ្នកអាចទាញយកការរចនាផ្នែករឹងដែលបានចងក្រងទៅឧបករណ៍ Arria 10 GT ។

ចំណាំ៖ ការរចនានេះ example កំណត់គោលដៅឧបករណ៍ Arria 10 GT ហើយត្រូវការកម្មវិធីកំណត់ម៉ោង 25G ។ សូមទាក់ទងតំណាង Intel FPGA របស់អ្នកដើម្បីសាកសួរអំពីវេទិកាដែលសមរម្យសម្រាប់ដំណើរការផ្នែករឹងនេះ។ampលេ ក្នុងករណីខ្លះ កម្ចីផ្នែករឹងសមរម្យអាចមាន។ លើសពីនេះទៀត Intel ផ្តល់នូវការចងក្រងតែប៉ុណ្ណោះampគម្រោង le ដែលអ្នកអាចប្រើដើម្បីប៉ាន់ប្រមាណតំបន់ស្នូល IP និងពេលវេលាបានយ៉ាងរហ័ស។

រូបភាពទី 1. ការរចនា Exampការប្រើប្រាស់intel-50G-Ethernet-Design-Example-Fig-1

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃលក្ខណៈបច្ចេកទេសឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

រចនា Example រចនាសម្ព័ន្ធថត

រូបភាពទី 2. 50GbE Design Example រចនាសម្ព័ន្ធថតintel-50G-Ethernet-Design-Example-Fig-2

ការកំណត់រចនាសម្ព័ន្ធ និងសាកល្បងផ្នែករឹង files (ការរចនាផ្នែករឹង ឧample) មានទីតាំងនៅample_dir>/hardware_test_design ។ ការក្លែងធ្វើ files (testbench សម្រាប់ការក្លែងធ្វើតែប៉ុណ្ណោះ) មានទីតាំងនៅample_dir>/ ឧample_testbench.ការចងក្រងសម្រាប់តែការរចនា exampឡេមានទីតាំងនៅample_dir>/compilation_test_design ។

ការរចនាក្លែងធ្វើ Example សមាសភាគ

រូបភាពទី 3. 50GbE Simulation Design Exampដ្យាក្រាមប្លុកintel-50G-Ethernet-Design-Example-Fig-3

ការក្លែងធ្វើ ឧampការធ្វើតេស្តកម្រិតកំពូលនៃការរចនា file គឺជាមូលដ្ឋាន_avl_tb_top.sv នេះ។ file instantiates និងភ្ជាប់ ATX PLL ។ វារួមបញ្ចូលភារកិច្ច send_packets_50g_avl ដើម្បីផ្ញើ និងទទួល 10 កញ្ចប់។

តារាង 1. 50GbE IP Core Testbench File ការពិពណ៌នា

File ឈ្មោះ ការពិពណ៌នា
Testbench និងការក្លែងធ្វើ Files
Basic_avl_tb_top.sv កៅអីសាកល្បងកម្រិតកំពូល file. testbench ធ្វើឱ្យ DUT ភ្លាមៗ ហើយដំណើរការកិច្ចការ Verilog HDL ដើម្បីបង្កើត និងទទួលយកកញ្ចប់ព័ត៌មាន។
ស្គ្រីប Testbench
run_vsim.do ស្គ្រីប ModelSim ដើម្បីដំណើរការ testbench ។
run_vcs.sh ស្គ្រីប Synopsys VCS ដើម្បីដំណើរការ testbench ។
run_ncsim.sh ស្គ្រីប Cadence NCSim ដើម្បីដំណើរការ testbench ។
run_xcelium.sh ស្គ្រីប Cadence Xcelium* ដើម្បីដំណើរការ testbench ។

rdware Design Example សមាសភាគ

រូបភាពទី 4. 50GbE Hardware Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់intel-50G-Ethernet-Design-Example-Fig-4

ការរចនាផ្នែករឹង 50GbE ឧample រួមបញ្ចូលសមាសធាតុដូចខាងក្រោម

  • ស្នូល IP 50GbE ។
  • តក្កវិជ្ជាអតិថិជនដែលសម្របសម្រួលការសរសេរកម្មវិធីនៃស្នូល IP និងការបង្កើតកញ្ចប់ព័ត៌មាន។
  • ATX PLL ដើម្បីជំរុញបណ្តាញបញ្ជូនឧបករណ៍។
  • IOPLL ដើម្បីបង្កើតនាឡិកា 100 MHz ពីនាឡិកាបញ្ចូល 50 MHz ទៅការរចនាផ្នែករឹង exampលេ
  • JTAG ឧបករណ៍បញ្ជាដែលទាក់ទងជាមួយ System Console ។ អ្នកប្រាស្រ័យទាក់ទងជាមួយតក្កវិជ្ជាអតិថិជនតាមរយៈ System Console ។

តារាង 2. 50GbE IP Core Hardware Design Example File ការពិពណ៌នា

File ឈ្មោះ ការពិពណ៌នា
eth_ex_50g.qpf គម្រោង Quartus Prime file
eth_ex_50g.qsf ការកំណត់គម្រោង Quartus file
eth_ex_50g.sdc Synopsys Design Constraints file. អ្នកអាចចម្លង និងកែប្រែវាបាន file សម្រាប់ការរចនា 50GbE ផ្ទាល់ខ្លួនរបស់អ្នក។
បន្ត…

មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស 50GbE

File ឈ្មោះ ការពិពណ៌នា
eth_ex_50g.v កម្រិតកំពូលនៃការរចនា Verilog HDL example file
ទូទៅ/ ការរចនាផ្នែករឹង ឧampគាំទ្រ files
hwtest/main.tcl មេ file សម្រាប់ចូលប្រើ System Console

ការបង្កើតការរចនា Example

រូបភាពទី 5. នីតិវិធីintel-50G-Ethernet-Design-Example-Fig-5

រូបភាពទី ៤ ឧample Design Tab ក្នុង 50GbE Parameter Editorintel-50G-Ethernet-Design-Example-Fig-6

អនុវត្តតាមជំហានទាំងនេះដើម្បីបង្កើតការរចនាផ្នែករឹង ឧample និង testbench

  1. អាស្រ័យលើថាតើអ្នកកំពុងប្រើកម្មវិធី Intel Quartus® Prime Pro Edition ឬកម្មវិធី Intel Quartus Prime Standard Edition សូមអនុវត្តសកម្មភាពមួយក្នុងចំណោមសកម្មភាពខាងក្រោម៖ នៅក្នុង Intel Quartus Prime Pro Edition សូមចុច File ➤ អ្នកជំនួយគម្រោងថ្មី ដើម្បីបង្កើតគម្រោង Quartus Prime ថ្មី ឬ File ➤ បើកគម្រោងដើម្បីបើកគម្រោង Quartus Prime ដែលមានស្រាប់។ អ្នកជំនួយការរំលឹកអ្នកឱ្យបញ្ជាក់ឧបករណ៍។ នៅក្នុងកម្មវិធី Intel Quartus Prime Standard Edition នៅក្នុង IP Catalog (Tools IP Catalog) សូមជ្រើសរើសគ្រួសារឧបករណ៍គោលដៅ Arria 10។
  2. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង និងជ្រើសរើស 50G Ethernet។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
  3. បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP របស់អ្នក ហើយចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្របន្ថែម .qsys កម្រិតកំពូល (នៅក្នុង Intel Quartus Prime Standard Edition) ឬ .ip (នៅក្នុង Intel Quartus Prime Pro Edition) file ទៅគម្រោងបច្ចុប្បន្នដោយស្វ័យប្រវត្តិ។ ប្រសិនបើអ្នកត្រូវបានជម្រុញឱ្យបន្ថែម .qsys ឬ .ip ដោយដៃ file ទៅកាន់គម្រោង សូមចុច គម្រោង ➤ បន្ថែម/យកចេញ Files នៅក្នុងគម្រោងដើម្បីបន្ថែម file.
  4. នៅក្នុងកម្មវិធី Intel Quartus Prime Standard Edition អ្នកត្រូវតែជ្រើសរើសឧបករណ៍ Arria 10 ជាក់លាក់នៅក្នុងវាលឧបករណ៍ ឬរក្សាទុកឧបករណ៍លំនាំដើមដែលកម្មវិធី Quartus Prime ស្នើ។
    ចំណាំ៖ ការរចនាផ្នែករឹង ឧample សរសេរជាន់លើជម្រើសដោយប្រើឧបករណ៍នៅលើក្តារគោលដៅ។ អ្នកបញ្ជាក់បន្ទះគោលដៅពីម៉ឺនុយនៃការរចនា exampជម្រើសនៅក្នុង Exampផ្ទាំងរចនា (ជំហានទី 8) ។
  5. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
  6. នៅលើផ្ទាំង IP បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP របស់អ្នក។
  7. នៅលើ Example Design tab សម្រាប់ Example រចនា Files ជ្រើសរើសជម្រើស Simulation ដើម្បីបង្កើត testbench ហើយជ្រើសរើសជម្រើស Synthesis ដើម្បីបង្កើត hardware design exampលេ មានតែ Verilog HDL ប៉ុណ្ណោះ។ files ត្រូវបានបង្កើត។
    ចំណាំ៖ ស្នូល VHDL IP មុខងារមិនមានទេ។ បញ្ជាក់ Verilog HDL តែប៉ុណ្ណោះ សម្រាប់ការរចនាស្នូល IP របស់អ្នកឧampលេ
  8. សម្រាប់ Hardware Board ជ្រើសរើស Arria 10 GX Transceiver Signal Integrity Development Kit។
    ចំណាំ៖ ទាក់ទងតំណាង Intel FPGA របស់អ្នកសម្រាប់ព័ត៌មានអំពីវេទិកាដែលសមរម្យដើម្បីដំណើរការផ្នែករឹងនេះ exampលេ
  9. ចុចបង្កើត Exampប៊ូតុងរចនា។ ការជ្រើសរើស Exampបង្អួចបញ្ជីឈ្មោះរចនាលេចឡើង។
  10. ប្រសិនបើអ្នកចង់កែប្រែការរចនា example ផ្លូវថត ឬឈ្មោះពីលំនាំដើមដែលបានបង្ហាញ (alt_e50_0_example_design) រកមើលផ្លូវថ្មី ហើយវាយ ex design ថ្មី។ampឈ្មោះ​ថត (ample_dir>) ។
  11. ចុចយល់ព្រម។
  12. យោងទៅចម្លើយរបស់ KDB តើខ្ញុំអាចទូទាត់សងសម្រាប់ការញ័រនៃ PLL cascading ឬផ្លូវនាឡិកាដែលមិនបានលះបង់សម្រាប់នាឡិកាយោង Arria 10 PLL យ៉ាងដូចម្តេច? សម្រាប់ដំណោះស្រាយ អ្នកគួរតែអនុវត្តនៅក្នុងថត hardware_test_design ក្នុង .sdc file.

ចំណាំ៖ អ្នកត្រូវតែពិគ្រោះជាមួយចម្លើយ KDB នេះព្រោះផ្លូវ RX នៅក្នុងស្នូល IP 50GbE រួមបញ្ចូល PLLs ល្បាក់។ ដូច្នេះ នាឡិកាស្នូល IP អាចជួបប្រទះនឹងភាពចលាចលបន្ថែមនៅក្នុងឧបករណ៍ Arria 10 ។ ចម្លើយរបស់ KDB នេះបញ្ជាក់ពីការចេញផ្សាយកម្មវិធី ដែលការដោះស្រាយគឺចាំបាច់។

ព័ត៌មានពាក់ព័ន្ធ
ចម្លើយ KDB៖ តើខ្ញុំអាចទូទាត់សងសម្រាប់ការញ័រនៃ PLL cascading ឬផ្លូវនាឡិកាដែលមិនឧទ្ទិសសម្រាប់នាឡិកាយោង Arria 10 PLL យ៉ាងដូចម្តេច?

ការក្លែងធ្វើ 50GbE Design Exampនៅ Testbench

រូបភាពទី 7. នីតិវិធីintel-50G-Ethernet-Design-Example-Fig-7

អនុវត្តតាមជំហានទាំងនេះ ដើម្បីក្លែងធ្វើកៅអីសាកល្បង

  1. ប្តូរទៅថតចម្លងសាកល្បងample_dir>/ ឧample_testbench ។
  2. ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រតាមជម្រើសរបស់អ្នក។ ស្គ្រីបចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ។ សូមមើលតារាង "ជំហានដើម្បីក្លែងធ្វើ Testbench" ។
  3. វិភាគលទ្ធផល។ Testbench ជោគជ័យផ្ញើដប់កញ្ចប់ ទទួលបានដប់កញ្ចប់ និងបង្ហាញ "Testbench ពេញលេញ"។

តារាង 3. ជំហានដើម្បីក្លែងធ្វើ Testbench

ក្លែងធ្វើ សេចក្តីណែនាំ
ម៉ូដែលស៊ីម នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ vsim -do run_vsim.do

ប្រសិនបើអ្នកចូលចិត្តក្លែងធ្វើដោយមិនបង្ហាញ ModelSim GUI វាយ vsim -c -do run_vsim.do

ចំណាំ៖ ModelSim* – Intel FPGA Edition simulator មិនមានសមត្ថភាពក្លែងធ្វើ IP core នេះទេ។ អ្នកត្រូវតែប្រើកម្មវិធីត្រាប់តាម ModelSim ដែលគាំទ្រផ្សេងទៀតដូចជា ModelSim SE។
NCSim នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_ncsim.sh
វីស៊ីអេស នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_vcs.sh
សេស្យូម នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_xcelium.sh

ដំណើរការសាកល្បងជោគជ័យបង្ហាញលទ្ធផលដែលបញ្ជាក់ពីឥរិយាបថខាងក្រោម

  1. រង់ចាំនាឡិកា RX ដោះស្រាយ
  2. ការបោះពុម្ពស្ថានភាព PHY
  3. ផ្ញើ 10 កញ្ចប់
  4. ទទួលបាន 10 កញ្ចប់
  5. បង្ហាញ "Testbench បានបញ្ចប់។"

សample output បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យ

  • #Ref clock ដំណើរការនៅ 625 MHz ដូច្នេះលេខទាំងមូលអាចប្រើប្រាស់បានគ្រប់ពេលវេលា។
  • # បង្កើនប្រេកង់រាយការណ៍ដោយ 33/32 ដើម្បីទទួលបានប្រេកង់នាឡិកាពិតប្រាកដ។
  • #កំពុងរង់ចាំការតម្រឹម RX
  • # RX deskew ត្រូវបានចាក់សោ
  • #ការតម្រឹមផ្លូវ RX ត្រូវបានចាក់សោ
  • #TX ត្រូវបានបើក
  • #** ផ្ញើកញ្ចប់ 1…
  • #** ផ្ញើកញ្ចប់ 2…
  • #** ផ្ញើកញ្ចប់ 3…
  • #** ផ្ញើកញ្ចប់ 4…
  • #** ផ្ញើកញ្ចប់ 5…
  • #** ផ្ញើកញ្ចប់ 6…
  • #** ផ្ញើកញ្ចប់ 7…
  • #** ទទួលបានកញ្ចប់ 1…
  • #** ផ្ញើកញ្ចប់ 8…
  • #** ទទួលបានកញ្ចប់ 2…
  • #** ផ្ញើកញ្ចប់ 9…
  • #** ទទួលបានកញ្ចប់ 3…
  • #** ផ្ញើកញ្ចប់ 10…
  • #** ទទួលបានកញ្ចប់ 4…
  • #** ទទួលបានកញ្ចប់ 5…
  • #** ទទួលបានកញ្ចប់ 6…
  • #** ទទួលបានកញ្ចប់ 7…
  • #** ទទួលបានកញ្ចប់ 8…
  • #** ទទួលបានកញ្ចប់ 9…
  • #** ទទួលបានកញ្ចប់ 10…
  • #**
  • #** Testbench បានបញ្ចប់។
  • #**
  • #*********************************************

ការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Example ក្នុង Hardware

ដើម្បីចងក្រងការរចនាផ្នែករឹង ឧample ហើយកំណត់រចនាសម្ព័ន្ធវានៅលើឧបករណ៍ Arria 10 GT របស់អ្នក សូមអនុវត្តតាមជំហានទាំងនេះ

  1. ធានាការរចនាផ្នែករឹង ឧampជំនាន់​នេះ​បាន​បញ្ចប់។
  2. នៅក្នុងកម្មវិធី Intel Quartus Prime សូមបើកគម្រោង Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
  3. មុនពេលចងក្រង ត្រូវប្រាកដថាអ្នកបានអនុវត្តការដោះស្រាយពី KDB ចម្លើយ តើខ្ញុំអាចទូទាត់សងសម្រាប់ការរំខាននៃ PLL cascading ឬផ្លូវនាឡិកាដែលមិនឧទ្ទិសសម្រាប់ Arria 10 PLL នាឡិកាយោងដោយរបៀបណា? ប្រសិនបើពាក់ព័ន្ធសម្រាប់ការចេញផ្សាយកម្មវិធីរបស់អ្នក។
  4. នៅលើម៉ឺនុយដំណើរការសូមចុចចាប់ផ្តើមការចងក្រង។
  5. បន្ទាប់ពីអ្នកបង្កើតវត្ថុ SRAM file .sof សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីរៀបចំកម្មវិធីរចនាផ្នែករឹង ឧample នៅលើឧបករណ៍ Arria 10៖
  • នៅលើ Tools menu ចុច Programmer ។
  • នៅក្នុង Programmer ចុច Hardware Setup។
  • ជ្រើសរើសឧបករណ៍សរសេរកម្មវិធី។
  • ជ្រើសរើស និងបន្ថែមបន្ទះ Arria 10 GT ជាមួយនឹង 25G retimer ទៅវគ្គ Intel Quartus Prime របស់អ្នក។
  • ត្រូវប្រាកដថារបៀបត្រូវបានកំណត់ទៅ JTAG.
  • ជ្រើសរើសឧបករណ៍ Arria 10 ហើយចុច បន្ថែមឧបករណ៍។ អ្នកសរសេរកម្មវិធីបង្ហាញដ្យាក្រាមប្លុកនៃការតភ្ជាប់រវាងឧបករណ៍នៅលើក្តាររបស់អ្នក។
  • នៅក្នុងជួរជាមួយ .sof របស់អ្នក សូមធីកប្រអប់សម្រាប់ .sof ។
  • ធីកប្រអប់ក្នុងជួរឈរ កម្មវិធី/កំណត់រចនាសម្ព័ន្ធ។
  • ចុចចាប់ផ្តើម

ចំណាំ៖ ការរចនានេះ example កំណត់គោលដៅឧបករណ៍ Arria 10 GT ។ សូមទាក់ទងតំណាង Intel FPGA របស់អ្នកដើម្បីសាកសួរអំពីវេទិកាដែលសមរម្យសម្រាប់ដំណើរការផ្នែករឹងនេះ។ample

ព័ត៌មានពាក់ព័ន្ធ

  • ចម្លើយ KDB៖ តើខ្ញុំអាចទូទាត់សងសម្រាប់ការញ័ររបស់ PLL cascading ឬផ្លូវនាឡិកាដែលមិនមានកំណត់សម្រាប់នាឡិកាយោង Arria 10 PLL យ៉ាងដូចម្តេច?
  • ការចងក្រងបន្ថែមសម្រាប់ការរចនាតាមឋានានុក្រម និងក្រុម
  • ការសរសេរកម្មវិធីឧបករណ៍ Intel FPGA

សាកល្បងការរចនាផ្នែករឹង 50GbE Example

បន្ទាប់ពីអ្នកចងក្រងការរចនាស្នូល IP 50GbE ឧample ហើយកំណត់រចនាសម្ព័ន្ធវានៅលើឧបករណ៍ Arria 10 GT របស់អ្នក អ្នកអាចប្រើ System Console ដើម្បីសរសេរកម្មវិធី IP core និងការចុះឈ្មោះស្នូល PHY IP ដើមដែលបានបង្កប់របស់វា។ ដើម្បីបើក System Console និងសាកល្បងការរចនាផ្នែករឹង exampដូច្នេះ សូមអនុវត្តតាមជំហានទាំងនេះ៖

  1. បន្ទាប់ពីការរចនាផ្នែករឹង ឧample ត្រូវបានកំណត់រចនាសម្ព័ន្ធនៅលើឧបករណ៍ Arria 10 នៅក្នុងកម្មវិធី Intel Quartus Prime លើម៉ឺនុយឧបករណ៍ ចុច System Debugging Tools ➤ System Console ។
  2. នៅក្នុងផ្ទាំង Tcl Console វាយ cd hwtest ដើម្បីប្តូរថតទៅample_dir>/hardware_test_design/hwtest ។
  3. វាយប្រភព main.tcl ដើម្បីបើកការតភ្ជាប់ទៅ JTAG មេ។

អ្នកអាចសរសេរកម្មវិធី IP core ជាមួយនឹងការរចនាដូចខាងក្រោមampពាក្យបញ្ជា le

  • chkphy_status៖ បង្ហាញប្រេកង់នាឡិកា និងស្ថានភាពចាក់សោ PHY ។
  • start_pkt_gen៖ ចាប់ផ្តើមម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
  • stop_pkt_gen៖ បញ្ឈប់​ម៉ាស៊ីន​បង្កើត​កញ្ចប់ព័ត៌មាន។
  • loop_on៖ បើក​ការ​រង្វិលជុំ​សៀរៀល​ខាងក្នុង
  • loop_off៖ បិទ​ការ​ត្រឡប់​សៀរៀល​ខាងក្នុង។
  • reg_read ៖ ត្រឡប់តម្លៃចុះឈ្មោះស្នូល IP នៅ .
  • reg_write ៖ សរសេរ ទៅកាន់ IP ស្នូលចុះឈ្មោះនៅអាសយដ្ឋាន .

ព័ត៌មានពាក់ព័ន្ធ

  • 50GbE Design Example ចុះឈ្មោះនៅទំព័រ 13 ចុះឈ្មោះផែនទីសម្រាប់ការរចនាផ្នែករឹង ឧampលេ
  • ការវិភាគ និងបំបាត់កំហុសការរចនាជាមួយ System Console

រចនា Exampការពិពណ៌នា

ការរចនា example បង្ហាញពីមុខងារនៃស្នូល 50GbE ជាមួយនឹងចំណុចប្រទាក់ឧបករណ៍បញ្ជូនដែលអនុលោមតាមស្តង់ដារ IEEE 802.3ba ស្តង់ដារ CAUI-4 ។ អ្នកអាចបង្កើតការរចនាពី Exampផ្ទាំងរចនានៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ 50GbE ។ ដើម្បីបង្កើតការរចនា exampដូច្នេះ ដំបូងអ្នកត្រូវតែកំណត់តម្លៃប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP ដែលអ្នកមានបំណងបង្កើតនៅក្នុងផលិតផលចុងក្រោយរបស់អ្នក។ ការបង្កើតការរចនា ឧample បង្កើតច្បាប់ចម្លងនៃស្នូល IP; testbench និង hardware design exampប្រើបំរែបំរួលនេះជា DUT ។ ប្រសិនបើអ្នកមិនកំណត់តម្លៃប៉ារ៉ាម៉ែត្រសម្រាប់ DUT ដើម្បីផ្គូផ្គងតម្លៃប៉ារ៉ាម៉ែត្រនៅក្នុងផលិតផលចុងក្រោយរបស់អ្នកទេ ការរចនា exampអ្នកបង្កើតមិនអនុវត្តបំរែបំរួលស្នូល IP ដែលអ្នកមានបំណងទេ។

ចំណាំ៖ Testbench បង្ហាញពីការធ្វើតេស្តជាមូលដ្ឋាននៃស្នូល IP ។ វាមិនមានបំណងដើម្បីជំនួសបរិយាកាសផ្ទៀងផ្ទាត់ពេញលេញនោះទេ។ អ្នកត្រូវតែធ្វើការផ្ទៀងផ្ទាត់ឱ្យបានទូលំទូលាយបន្ថែមទៀតនៃការរចនា 50GbE ផ្ទាល់ខ្លួនរបស់អ្នកក្នុងការក្លែងធ្វើ និងនៅក្នុងផ្នែករឹង។

ព័ត៌មានពាក់ព័ន្ធ
ការណែនាំអ្នកប្រើប្រាស់ Intel Arria® 10 50Gbps Ethernet IP Core

រចនា Example ឥរិយាបទ
Testbench បញ្ជូនចរាចរតាមរយៈស្នូល IP អនុវត្តផ្នែកបញ្ជូន និងផ្នែកទទួលនៃស្នូល IP ។ នៅក្នុងការរចនាផ្នែករឹង ឧampដូច្នេះ អ្នកអាចសរសេរកម្មវិធីស្នូល IP នៅក្នុងរបៀបរង្វិលជុំសៀរៀលខាងក្នុង និងបង្កើតចរាចរនៅលើផ្នែកបញ្ជូនដែលវិលត្រឡប់មកវិញតាមរយៈផ្នែកទទួល។

រចនា Example សញ្ញាចំណុចប្រទាក់
50GbE testbench មានផ្ទុកដោយខ្លួនឯង និងមិនតម្រូវឱ្យអ្នកបើកសញ្ញាបញ្ចូលណាមួយឡើយ។

តារាង 4. 50GbE Hardware Design Example សញ្ញាចំណុចប្រទាក់

សញ្ញា ទិសដៅ មតិយោបល់
 

clk50

  

បញ្ចូល

 បើកបរនៅ 50 MHz ។ គោលបំណងគឺដើម្បីជំរុញវាពីលំយោល 50 Mhz នៅលើក្តារ។
clk_ref បញ្ចូល បើកបរនៅ 644.53125 MHz ។
 

cpu_resetn

  

បញ្ចូល

 កំណត់ស្នូល IP ឡើងវិញ។ សកម្មទាប។ ជំរុញការកំណត់រឹងសកល csr_reset_n ទៅស្នូល IP ។
បន្ត…

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃលក្ខណៈបច្ចេកទេសឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

សញ្ញា ទិសដៅ មតិយោបល់
tx_serial[1:0] ទិន្នផល Transceiver PHY ទិន្នផលទិន្នន័យសៀរៀល។
rx_serial[1:0] បញ្ចូល ឧបករណ៍បញ្ជូន PHY បញ្ចូលទិន្នន័យសៀរៀល។
 

 

 

 

 

 

user_led[7:0]

  

 

 

 

 

 

 

ទិន្នផល

 សញ្ញាស្ថានភាព។ ការរចនាផ្នែករឹង ឧample ភ្ជាប់ប៊ីតទាំងនេះដើម្បីជំរុញ LEDs នៅលើបន្ទះគោលដៅ។ ប៊ីតនីមួយៗឆ្លុះបញ្ចាំងពីតម្លៃសញ្ញា និងឥរិយាបថនាឡិកាខាងក្រោម៖

• [0]៖ សញ្ញាកំណត់ឡើងវិញចម្បងទៅស្នូល IP

• [1]៖ កំណែបែងចែកនៃ clk_ref

• [2]៖ កំណែចែកនៃ clk50

• [3]៖ កំណែបែងចែកនៃនាឡិកាស្ថានភាព 100 MHz

• [4]: ​​tx_lanes_stable

• [5]: rx_block_lock

• [6]: rx_am_lock

• [7]: rx_pcs_ready

ព័ត៌មានពាក់ព័ន្ធ
ចំណុចប្រទាក់ និងការពិពណ៌នាសញ្ញា ផ្តល់នូវការពិពណ៌នាលម្អិតនៃសញ្ញាស្នូល IP 50GbE និងចំណុចប្រទាក់ដែលពួកគេជាកម្មសិទ្ធិ។

50GbE Design Example ការចុះឈ្មោះ

តារាង 5. 50GbE Hardware Design Example ចុះឈ្មោះផែនទី
រាយ​ជួរ​ចុះ​ឈ្មោះ​ដែល​បាន​គូសផែនទី​មេម៉ូរី​សម្រាប់​ការ​រចនា​ផ្នែករឹង​ឧampលេ អ្នកចូលប្រើការចុះឈ្មោះទាំងនេះជាមួយនឹងមុខងារ reg_read និង reg_write នៅក្នុង System Console ។

ពាក្យអុហ្វសិត ចុះឈ្មោះប្រភេទ
0x300–0x5FF ការចុះឈ្មោះស្នូល IP 50GbE ។
0x4000–0x4C00 ការចុះបញ្ជីការកំណត់រចនាសម្ព័ន្ធថាមវន្ត Arria 10 ។ អាសយដ្ឋានមូលដ្ឋានចុះឈ្មោះគឺ 0x4000 សម្រាប់ផ្លូវលេខ 0 និង 0x4400 សម្រាប់ផ្លូវលេខ 1។

ព័ត៌មានពាក់ព័ន្ធ

  • សាកល្បងការរចនាផ្នែករឹង 50GbE Example នៅលើទំព័រ 11 System Console បញ្ជាឱ្យចូលប្រើ IP core និងការចុះឈ្មោះ PHY ដើម។
  • ការពិពណ៌នាអំពីការគ្រប់គ្រង និងចុះឈ្មោះស្ថានភាព 50GbE ពិពណ៌នាអំពីការចុះឈ្មោះ IP ស្នូល 50GbE ។

ប្រវត្តិនៃការកែប្រែឯកសារ

តារាង 6. 50G Ethernet Design Example ប្រវត្តិការកែប្រែមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

កាលបរិច្ឆេទ ចេញផ្សាយ ការផ្លាស់ប្តូរ
2019.04.03 17.0 បានបន្ថែមពាក្យបញ្ជាដើម្បីដំណើរការការក្លែងធ្វើ Xcelium ។
 

 

 

2017.11.08

  

 

 

17.0

 បានបន្ថែមតំណភ្ជាប់ទៅ KDB Answer ដែលផ្តល់នូវដំណោះស្រាយសម្រាប់ការរំខានដ៏មានសក្តានុពលនៅលើឧបករណ៍ Intel Arria® 10 ដោយសារតែការដាក់ ATX PLLs នៅក្នុងស្នូល IP ។

យោងទៅ ការបង្កើតការរចនា Example នៅទំព័រទី ៣០ និង ការចងក្រង និង ការកំណត់រចនាសម្ព័ន្ធ Example ក្នុង Hardware នៅទំព័រទី 10 ។

ការរចនានេះ example មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់មិនត្រូវបានធ្វើបច្ចុប្បន្នភាពដើម្បីឆ្លុះបញ្ចាំងទេ។

ចំណាំ៖ ការផ្លាស់ប្តូរតិចតួចនៅក្នុងការបង្កើតការរចនានៅក្នុង Intel Quartus Prime ចេញផ្សាយយឺតជាងការចេញផ្សាយកម្មវិធី Intel Quartus Prime

v17.0.
2017.05.08 17.0 ការចេញផ្សាយជាសាធារណៈដំបូង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃលក្ខណៈបច្ចេកទេសឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ឯកសារ/ធនធាន

Intel 50G Ethernet Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់
50G Ethernet Design Example, 50G, Ethernet Design Example, Design Example

ឯកសារយោង

ប្រកាសដែលពាក់ព័ន្ធ

ទុកមតិយោបល់

អាសយដ្ឋានអ៊ីមែលរបស់អ្នកនឹងមិនត្រូវបានផ្សព្វផ្សាយទេ។ វាលដែលត្រូវការត្រូវបានសម្គាល់ *