ינטעל 50G עטהערנעט פּלאַן עקסample
50GbE שנעל אָנהייב גייד
די 50GbE IP האַרץ גיט אַ סימיאַליישאַן טעסטבענטש און אַ ייַזנוואַרג פּלאַן עקסample וואָס שטיצט זאַמלונג און ייַזנוואַרג טעסטינג. ווען איר דזשענערייט די פּלאַן עקסample, דער פּאַראַמעטער רעדאַקטאָר אויטאָמאַטיש קריייץ די fileעס איז נייטיק צו סימולירן, צונויפנעמען און פּרובירן די פּלאַן אין ייַזנוואַרג. איר קענען אראפקאפיע די קאַמפּיילד ייַזנוואַרג פּלאַן צו אַ Arria 10 GT מיטל.
באַמערקונג: דעם פּלאַן עקסampדי טאַרגאַץ די Arria 10 GT מיטל און ריקווייערז אַ 25G רעטימער. ביטע קאָנטאַקט דיין Intel FPGA פארשטייער צו פרעגן וועגן אַ פּלאַטפאָרמע פּאַסיק פֿאַר דעם ייַזנוואַרג עקסample. אין עטלעכע קאַסעס אַ אַנטלייַען פון צונעמען ייַזנוואַרג קען זיין בנימצא. אין אַדישאַן, Intel גיט בלויז אַ זאַמלונגampדי פּרויעקט וואָס איר קענען נוצן צו געשווינד אָפּשאַצן IP האַרץ שטח און טיימינג.
פיגורע 1. פּלאַן עקסample Usage
Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
פּלאַן עקסampדי Directory סטרוקטור
פיגורע 2. 50GbE פּלאַן עקסampדי Directory סטרוקטור
די ייַזנוואַרג קאַנפיגיעריישאַן און פּרובירן files (די ייַזנוואַרג פּלאַן עקסample) זענען ליגן איןample_dir>/hardware_test_design. די סימיאַליישאַן files (טעסטבענטש פֿאַר סימיאַליישאַן בלויז) זענען ליגן איןample_dir>/ עקסample_testbench. די זאַמלונג-בלויז פּלאַן עקסample איז ליגן איןample_dir>/compilation_test_design.
סימיאַליישאַן פּלאַן עקסampדי קאַמפּאָונאַנץ
פיגורע 3. 50GbE סימיאַליישאַן פּלאַן עקסampדי בלאָק דיאַגראַמע
די סימיאַליישאַן עקסampדי פּלאַן שפּיץ-מדרגה פּרובירן file איז basic_avl_tb_top.sv דעם file ינסטאַנטיאַטעס און קאַנעקץ אַן ATX PLL. עס כולל אַ אַרבעט, send_packets_50g_avl, צו שיקן און באַקומען 10 פּאַקיץ.
טיש 1. 50GbE IP Core Testbench File דיסקריפּשאַנז
| File נאָמען | באַשרייַבונג |
| טעסטבענטש און סימיאַליישאַן Files | |
| basic_avl_tb_top.sv | שפּיץ-מדרגה טעסטבענטש file. די טעסטבענטש ינסטאַנטייץ די DUT און לויפט Verilog HDL טאַסקס צו דזשענערייט און אָננעמען פּאַקיץ. |
| טעסטבענטש סקריפּס | |
| run_vsim.do | די ModelSim שריפט צו לויפן די טעסטבענטש. |
| run_vcs.sh | די Synopsys VCS שריפט צו לויפן די טעסטבענטש. |
| run_ncsim.sh | די Cadence NCSim שריפט צו לויפן די טעסטבענטש. |
| run_xcelium.sh | די Cadence Xcelium * שריפט צו לויפן די טעסטבענטש. |
רדוואַרע פּלאַן עקסampדי קאַמפּאָונאַנץ
פיגורע 4. 50Gbe Hardware Design Exampדי הויך לעוועל בלאַק דיאַגראַמע
די 50GbE ייַזנוואַרג פּלאַן עקסample כולל די פאלגענדע קאַמפּאָונאַנץ
- 50GbE IP האַרץ.
- קליענט לאָגיק וואָס קאָואָרדאַנייץ די פּראָגראַממינג פון די IP האַרץ און פּאַקאַט דור.
- ATX PLL צו פאָר די מיטל טראַנססעיווער טשאַנאַלז.
- IOPLL צו דזשענערייט אַ 100 מהז זייגער פון אַ 50 מהז אַרייַנשרייַב זייגער צו די ייַזנוואַרג פּלאַן עקסample.
- JTAG קאָנטראָללער וואָס קאַמיונאַקייץ מיט די סיסטעם קאַנסאָול. איר יבערגעבן מיט די קליענט לאָגיק דורך די סיסטעם קאַנסאָול.
טיש 2. 50GbE IP Core Hardware Design Example File דיסקריפּשאַנז
| File נעמען | באַשרייַבונג |
| eth_ex_50g.qpf | Quartus Prime פּרויעקט file |
| eth_ex_50g.qsf | קוואַרטוס פּרויעקט סעטטינגס file |
| eth_ex_50g.sdc | סינאָפּסיס פּלאַן קאַנסטריינץ file. איר קענען נאָכמאַכן און מאָדיפיצירן דעם file פֿאַר דיין אייגענע 50GbE פּלאַן. |
| פארבליבן... | |
50GbE שנעל אָנהייב גייד
| File נעמען | באַשרייַבונג |
| eth_ex_50g.v | Top-מדרגה Verilog HDL פּלאַן עקסample file |
| פּראָסט/ | ייַזנוואַרג פּלאַן עקסampלאַ שטיצן files |
| hwtest/main.tcl | הויפּט file פֿאַר אַקסעס די סיסטעם קאַנסאָול |
דזשענערייטינג די פּלאַן עקסample
פיגורע 5. פּראָצעדור
פיגורע 6. עקסampדי פּלאַן טאַב אין די 50GbE פּאַראַמעטער עדיטאָר
גיי די סטעפּס צו דזשענערייט די ייַזנוואַרג פּלאַן, למשלampלאַ און טעסטבענטש
- דעפּענדינג אויף צי איר נוצן די Intel Quartus® Prime Pro אַדישאַן ווייכווארג אָדער די Intel Quartus Prime Standard Edition ווייכווארג, דורכפירן איינער פון די פאלגענדע אַקשאַנז: אין די Intel Quartus Prime Pro Edition, גיט File ➤ New Project Wizard צו שאַפֿן אַ נייַע Quartus Prime פּרויעקט, אָדער File ➤ עפֿן פּראָיעקט צו עפֿענען אַן יגזיסטינג Quartus Prime פּרויעקט. דער מאַזעק פּראַמפּס איר צו ספּעציפיצירן אַ מיטל. אין די Intel Quartus Prime Standard Edition ווייכווארג, אין די IP קאַטאַלאָג (מכשירים IP קאַטאַלאָג), אויסקלייַבן די Arria 10 ציל מיטל משפּחה.
- אין די IP קאַטאַלאָג, געפֿינען און סעלעקטירן 50G עטהערנעט. די New IP Variation פֿענצטער איז ארויס.
- ספּעציפיצירן אַ שפּיץ-מדרגה נאָמען פֿאַר דיין IP ווערייישאַן און גיט OK. דער פּאַראַמעטער רעדאַקטאָר מוסיף די שפּיץ-מדרגה .qsys (אין Intel Quartus Prime Standard Edition) אָדער .ip (אין Intel Quartus Prime Pro Edition) file צו דעם קראַנט פּרויעקט אויטאָמאַטיש. אויב איר זענט פּראַמפּטיד צו מאַניואַלי לייגן די .קסיס אָדער .יפּ file צו די פּרויעקט, גיט פּראָיעקט ➤ לייג / אַראָפּנעמען Files אין פּראָיעקט צו לייגן די file.
- אין די Intel Quartus Prime Standard Edition ווייכווארג, איר מוזן אויסקלייַבן אַ ספּעציפיש Arria 10 מיטל אין די מיטל פעלד, אָדער האַלטן די פעליקייַט מיטל וואָס די Quartus Prime ווייכווארג אָפפערס.
באַמערקונג: די ייַזנוואַרג פּלאַן עקסample אָווועררייץ די סעלעקציע מיט די מיטל אויף די ציל ברעט. איר ספּעציפיצירן די ציל ברעט פון די מעניו פון פּלאַן עקסampדי אָפּציעס אין די עקסampדי פּלאַן קוויטל (סטעפּ 8). - דריקט OK. דער פּאַראַמעטער רעדאַקטאָר איז ארויס.
- אויף די IP קוויטל, ספּעציפיצירן די פּאַראַמעטערס פֿאַר דיין IP האַרץ ווערייישאַן.
- אויף די עקסampדי פּלאַן קוויטל, פֿאַר עקסampלאַ פּלאַן Files, אויסקלייַבן די סימיאַליישאַן אָפּציע צו דזשענערייט די טעסטבענטש, און סעלעקטירן דעם סינטעז אָפּציע צו דזשענערייט די ייַזנוואַרג פּלאַן עקס.ample. בלויז Verilog HDL files זענען דזשענערייטאַד.
באַמערקונג: א פאַנגקשאַנאַל VHDL IP האַרץ איז ניט בנימצא. ספּעציפיצירן בלויז Verilog HDL פֿאַר דיין IP האַרץ פּלאַן, למשלample. - פֿאַר האַרדוואַרע באָרד אויסקלייַבן די Arria 10 GX Transceiver Signal Integrity Development Kit.
באַמערקונג: קאָנטאַקט דיין Intel FPGA פארשטייער פֿאַר אינפֿאָרמאַציע וועגן אַ פּלאַטפאָרמע פּאַסיק צו לויפן דעם ייַזנוואַרג עקסample. - דריקט דעם Generate Exampדי פּלאַן קנעפּל. די אויסקלייַבן עקסampדער פּלאַן Directory פֿענצטער איז ארויס.
- אויב איר ווילט צו מאָדיפיצירן דעם פּלאַן, למשלampדער וועגווייַזער וועג אָדער נאָמען פֿון די דיפאָלץ געוויזן (alt_e50_0_example_design), בלעטער צו די נייַע דרך און טיפּ די נייַע פּלאַן עקסampדער וועגווייַזער נאָמען (ample_dir>).
- דריקט OK.
- אָפּשיקן צו די KDB ענטפער ווי טאָן איך פאַרגיטיקן פֿאַר די דזשיטער פון PLL קאַסקיידינג אָדער ניט-דעדאַקייטאַד זייגער דרך פֿאַר Arria 10 PLL רעפֿערענץ זייגער? פֿאַר אַ וואָרקאַראָונד איר זאָל צולייגן אין די hardware_test_design וועגווייַזער אין די .sdc file.
באַמערקונג: איר מוזן באַראַטנ זיך דעם KDB ענטפער ווייַל די רקס דרך אין די 50GbE IP האַרץ כולל קאַסקייד פּלס. דעריבער, די IP האַרץ קלאַקס קען דערפאַרונג נאָך דזשיטער אין Arria 10 דעוויסעס. דעם KDB ענטפער קלעראַפייז די ווייכווארג ריליסיז אין וואָס די וואָרקאַראָונד איז נייטיק.
פֿאַרבונדענע אינפֿאָרמאַציע
KDB ענטפער: ווי טאָן איך פאַרגיטיקן פֿאַר די דזשיטער פון PLL קאַסקיידינג אָדער ניט-דעדאַקייטאַד זייגער דרך פֿאַר Arria 10 PLL רעפֿערענץ זייגער?
סימולאַטינג די 50GbE פּלאַן עקסample Testbench
פיגורע 7. פּראָצעדור
גיי די סטעפּס צו סימולירן די טעסטבענטש
- טוישן צו די טעסטבענטש סימיאַליישאַן וועגווייַזערample_dir>/ עקסample_testbench.
- לויפן די סימיאַליישאַן שריפט פֿאַר די געשטיצט סימיאַלייטער פון דיין ברירה. דער שריפט קאַמפּיילז און לויפט די טעסטבענטש אין די סימיאַלייטער. אָפּשיקן צו די טיש "סטעפּס צו סימולירן די טעסטבענטש".
- פונאַנדערקלייַבן די רעזולטאַטן. דער געראָטן טעסטבענטש סענדז צען פּאַקיץ, נעמט צען פּאַקיץ און דיספּלייז "טעסטבענטש גאַנץ."
טיש 3. סטעפּס צו סימולירן די טעסטבענטש
| סימיאַלייטער | אינסטרוקציעס |
| ModelSim | אין די באַפֿעלן שורה, טיפּ vsim -do run_vsim.do
אויב איר בעסער וועלן סימולירן אָן די ModelSim GUI, טיפּ vsim -c -do run_vsim.do באַמערקונג: די ModelSim * - Intel FPGA אַדישאַן סימיאַלייטער האט נישט די קאַפּאַציטעט צו סימולירן דעם IP האַרץ. איר מוזן נוצן אן אנדער שטיצט ModelSim סימיאַלייטער אַזאַ ווי ModelSim SE. |
| NCSim | אין די באַפֿעלן שורה, טיפּ sh run_ncsim.sh |
| VCS | אין די באַפֿעלן שורה, טיפּ sh run_vcs.sh |
| Xcelium | אין די באַפֿעלן שורה, טיפּ sh run_xcelium.sh |
די געראָטן פּראָבע לויפן דיספּלייז רעזולטאַט קאַנפערמינג די פאלגענדע נאַטור
- ווארטן פֿאַר די RX זייגער צו פאַרענטפערן
- דרוקן PHY סטאַטוס
- שיקט 10 פּאַקיץ
- באַקומען 10 פּאַקיץ
- ווייַזנדיק "טעסטבענטש גאַנץ."
די פאלגענדע זampדער רעזולטאַט ילאַסטרייץ אַ געראָטן סימיאַליישאַן פּרובירן לויפן
- # Ref זייגער איז לויפן ביי 625 MHz אַזוי גאַנץ נומערן קענען זיין געוויינט פֿאַר אַלע זייגער פּיריאַדז.
- # מאַלטאַפּלי רעפּאָרטעד פריקוואַנסיז דורך 33/32 צו באַקומען פאַקטיש זייגער פריקוואַנסיז.
- # ווארטן פֿאַר RX אַליינמאַנט
- #RX דעסקיו פארשפארט
- #RX ליין אַליינמאַנט פארשפארט
- #TX ענייבאַלד
- #** שיקט פּאַקאַט 1 ...
- #** שיקט פּאַקאַט 2 ...
- #** שיקט פּאַקאַט 3 ...
- #** שיקט פּאַקאַט 4 ...
- #** שיקט פּאַקאַט 5 ...
- #** שיקט פּאַקאַט 6 ...
- #** שיקט פּאַקאַט 7 ...
- #** באקומען פּאַקאַט 1 ...
- #** שיקט פּאַקאַט 8 ...
- #** באקומען פּאַקאַט 2 ...
- #** שיקט פּאַקאַט 9 ...
- #** באקומען פּאַקאַט 3 ...
- #** שיקט פּאַקאַט 10 ...
- #** באקומען פּאַקאַט 4 ...
- #** באקומען פּאַקאַט 5 ...
- #** באקומען פּאַקאַט 6 ...
- #** באקומען פּאַקאַט 7 ...
- #** באקומען פּאַקאַט 8 ...
- #** באקומען פּאַקאַט 9 ...
- #** באקומען פּאַקאַט 10 ...
- #**
- #** טעסטבענטש גאַנץ.
- #**
- #****************************************
קאַמפּיילינג און קאַנפיגיער די פּלאַן עקסampאין האַרדוואַרע
צו זאַמלען די ייַזנוואַרג פּלאַן עקסampאון קאַנפיגיער עס אויף דיין Arria 10 GT מיטל, נאָכגיין די סטעפּס
- פאַרזיכערן ייַזנוואַרג פּלאַן עקסampדער דור איז גאַנץ.
- אין די Intel Quartus Prime ווייכווארג, עפֿענען די Intel Quartus Prime פּרויעקטample_dir>/hardware_test_design/eth_ex_50g.qpf.
- איידער קאַמפּיילינג, מאַכן זיכער אַז איר האָבן ימפּלאַמענאַד די וואָרקאַראָונד פֿון די KDB ענטפער. אויב נייטיק פֿאַר דיין ווייכווארג מעלדונג.
- אין די פּראַסעסינג מעניו, גיט אָנהייב זאַמלונג.
- נאָך איר דזשענערייט אַ SRAM כייפעץ file .sof, נאָכגיין די סטעפּס צו פּראָגראַם די ייַזנוואַרג פּלאַן עקסampאויף די Arria 10 מיטל:
- אין די מכשירים מעניו, גיט פּראָגראַמיסט.
- אין די פּראָגראַמיסט, גיט Hardware Setup.
- אויסקלייַבן אַ פּראָגראַממינג מיטל.
- סעלעקטירן און לייג די Arria 10 GT ברעט מיט 25G רעטימער צו דיין Intel Quartus Prime סעסיע.
- פאַרזיכערן אַז מאָדע איז באַשטימט צו JTAG.
- אויסקלייַבן די Arria 10 מיטל און גיט לייג דיווייס. דער פּראָגראַמיסט דיספּלייז אַ בלאָק דיאַגראַמע פון די קאַנעקשאַנז צווישן די דעוויסעס אויף דיין ברעט.
- אין די רודערן מיט דיין .סאָף, טשעק די קעסטל פֿאַר די .סאָף.
- קוק די קעסטל אין די פּראָגראַם / קאַנפיגיער זייַל.
- דריקט אָנהייב
באַמערקונג: דעם פּלאַן עקסampדי טאַרגאַץ די Arria 10 GT מיטל. ביטע קאָנטאַקט דיין Intel FPGA פארשטייער צו פרעגן וועגן אַ פּלאַטפאָרמע פּאַסיק פֿאַר דעם ייַזנוואַרג עקסample
פֿאַרבונדענע אינפֿאָרמאַציע
- KDB ענטפער: ווי טאָן איך פאַרגיטיקן פֿאַר די דזשיטער פון PLL קאַסקיידינג אָדער ניט-דעדיקאַטעד זייגער דרך פֿאַר Arria 10 PLL רעפֿערענץ זייגער?
- ינקרעמענטאַל זאַמלונג פֿאַר כייראַרקאַקאַל און מאַנשאַפֿט-באזירט פּלאַן
- פּראָגראַממינג Intel FPGA דעוויסעס
טעסטינג די 50GbE ייַזנוואַרג פּלאַן עקסample
נאָך איר צונויפנעמען די 50GbE IP האַרץ פּלאַן עקסampאון קאַנפיגיער עס אויף דיין Arria 10 GT מיטל, איר קענען נוצן די סיסטעם קאַנסאָול צו פּראָגראַם די IP האַרץ און די עמבעדיד Native PHY IP האַרץ רעדזשיסטערז. צו קער אויף די סיסטעם קאַנסאָול און פּרובירן די ייַזנוואַרג פּלאַן, למשלampאין, נאָכגיין די סטעפּס:
- נאָך די ייַזנוואַרג פּלאַן עקסampדי איז קאַנפיגיערד אויף די Arria 10 מיטל, אין די Intel Quartus Prime ווייכווארג, אויף די מכשירים מעניו, גיט סיסטעם דיבאַגינג מכשירים ➤ סיסטעם קאַנסאָול.
- אין די Tcl קאַנסאָול שויב, טיפּ cd hwtest צו טוישן די וועגווייַזערample_dir>/hardware_test_design/hwtest.
- טיפּ מקור main.tcl צו עפֿענען אַ קשר צו די JTAG בעל.
איר קענען פּראָגראַם די IP האַרץ מיט די פאלגענדע פּלאַן עקסampדי באַפֿעלן
- chkphy_status: דיספּלייז די זייגער פריקוואַנסיז און PHY שלאָס סטאַטוס.
- start_pkt_gen: סטאַרץ די פּאַקאַט גענעראַטאָר.
- stop_pkt_gen: סטאַפּס די פּאַקאַט גענעראַטאָר.
- loop_on: טורנס אויף ינערלעך סיריאַל לופּבאַקק
- loop_off: טורנס אַוועק ינערלעך סיריאַל לופּבאַקק.
- reg_read : רעטורנס די IP האַרץ רעגיסטרירן ווערט ביי .
- רע_שרייבן : שרייבט צו די IP האַרץ רעגיסטרירן אין אַדרעס .
פֿאַרבונדענע אינפֿאָרמאַציע
- 50GbE פּלאַן עקסampדי רעדזשיסטערז אויף בלאַט 13 רעגיסטרירן מאַפּע פֿאַר ייַזנוואַרג פּלאַן עקסample.
- אַנאַלייזינג און דיבאַגינג דיזיינז מיט סיסטעם קאַנסאָול
פּלאַן עקסampדי באַשרייַבונג
דער פּלאַן עקסampעס דעמאַנסטרייץ די פאַנגקשאַנז פון די 50GbE האַרץ מיט טראַנססעיווער צובינד געהאָרכיק מיט די IEEE 802.3ba נאָרמאַל CAUI-4 באַשרייַבונג. איר קענען דזשענערייט די פּלאַן פון די עקסampדי פּלאַן קוויטל אין די 50GbE פּאַראַמעטער רעדאַקטאָר. צו דזשענערייט די פּלאַן עקסampאיר מוזן ערשטער שטעלן די פּאַראַמעטער וואַלועס פֿאַר די IP האַרץ ווערייישאַן איר בדעה צו דזשענערייט אין דיין סוף פּראָדוקט. דזשענערייטינג די פּלאַן עקסample קריייץ אַ קאָפּיע פון די IP האַרץ; די טעסטבענטש און ייַזנוואַרג פּלאַן עקסampאיר נוצן דעם ווערייישאַן ווי די DUT. אויב איר טאָן ניט שטעלן די פּאַראַמעטער וואַלועס פֿאַר די DUT צו גלייַכן די פּאַראַמעטער וואַלועס אין דיין סוף פּראָדוקט, די פּלאַן עקסampאיר דזשענערייט טוט נישט עקסערסייז די IP האַרץ ווערייישאַן איר בדעה.
באַמערקונג: די טעסטבענטש דעמאַנסטרייץ אַ יקערדיק פּראָבע פון די IP האַרץ. עס איז נישט בדעה צו זיין אַ פאַרטרעטער פֿאַר אַ פול וועראַפאַקיישאַן סוויווע. איר מוזן דורכפירן מער ברייט וועראַפאַקיישאַן פון דיין אייגענע 50GbE פּלאַן אין סימיאַליישאַן און ייַזנוואַרג.
פֿאַרבונדענע אינפֿאָרמאַציע
Intel Arria® 10 50Gbps Ethernet IP Core User Guide
פּלאַן עקסample נאַטור
די טעסטבענטש סענדז פאַרקער דורך די IP האַרץ, עקסערסייזינג די טראַנסמיסיע זייַט און באַקומען זייַט פון די IP האַרץ. אין די ייַזנוואַרג פּלאַן עקסampאין דעם פאַל, איר קענען פּראָגראַם די IP האַרץ אין ינערלעך סיריאַל לופּבאַקק מאָדע און דזשענערייט פאַרקער אויף די טראַנסמיסיע זייַט וואָס לופּס צוריק דורך די באַקומען זייַט.
פּלאַן עקסampדי צובינד סיגנאַלז
די 50GbE טעסטבענטש איז זיך-קאַנטיינד און טוט נישט דאַרפן איר צו פאָר קיין אַרייַנשרייַב סיגנאַלז.
טיש 4. 50Gbe Hardware Design Exampדי צובינד סיגנאַלז
| סיגנאַל | ריכטונג | באַמערקונגען |
|
clk50 |
אַרייַנשרייַב |
פאָר אין 50 מהז. דער כוונה איז צו פאָר דעם פון אַ 50 מהז אַסאַלייטער אויף די ברעט. |
| clk_ref | אַרייַנשרייַב | פאָר אין 644.53125 מהז. |
|
cpu_resetn |
אַרייַנשרייַב |
ריסטאַרט די IP האַרץ. אַקטיוו נידעריק. דרייווז די גלאבאלע שווער באַשטעטיק csr_reset_n צו די IP האַרץ. |
| פארבליבן... | ||
Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
| סיגנאַל | ריכטונג | באַמערקונגען |
| tx_serial[1:0] | רעזולטאַט | טראַנססעיווער PHY רעזולטאַט סיריאַל דאַטן. |
| rx_serial[1:0] | אַרייַנשרייַב | טראַנססעיווער PHY אַרייַנשרייַב סיריאַל דאַטן. |
|
user_led[7:0] |
רעזולטאַט |
סטאַטוס סיגנאַלז. די ייַזנוואַרג פּלאַן עקסample קאַנעקץ די ביטן צו פירן לעדס אויף די ציל ברעט. יחיד ביטן פאַרטראַכטנ זיך די פאלגענדע סיגנאַל וואַלועס און זייגער נאַטור:
• [0]: הויפּט באַשטעטיק סיגנאַל צו IP האַרץ • [1]: צעטיילט ווערסיע פון קלק_רעף • [2]: צעטיילט ווערסיע פון קלק50 • [3]: צעטיילט ווערסיע פון 100 מהז סטאַטוס זייגער • [4]: טקס_לאַנעס_סטאַבלע • [5]: רקס_בלאָק_לאַק • [6]: רקס_אַמ_לאַק • [7]: rx_pcs_ready |
פֿאַרבונדענע אינפֿאָרמאַציע
ינטערפייסיז און סיגנאַל דיסקריפּשאַנז גיט דיטיילד דיסקריפּשאַנז פון די 50GbE IP האַרץ סיגנאַלז און די ינטערפייסיז צו וואָס זיי געהערן.
50GbE פּלאַן עקסampדי רעדזשיסטערס
טיש 5. 50Gbe Hardware Design Exampדי רעגיסטרירן מאַפּע
רשימות די זיקאָרן מאַפּט רעגיסטרירן ריינדזשאַז פֿאַר די ייַזנוואַרג פּלאַן עקסample. איר אַקסעס די רעדזשיסטערז מיט די reg_read און reg_write פאַנגקשאַנז אין די סיסטעם קאַנסאָול.
| וואָרט אָפסעט | רעגיסטרירן קאַטעגאָריע |
| 0x300-0x5FF | 50GbE IP האַרץ רעדזשיסטערז. |
| 0x4000–0x4C00 | Arria 10 דינאַמיש ריקאַנפיגיעריישאַן רעדזשיסטערז. פאַרשרייַבן באַזע אַדרעס איז 0x4000 פֿאַר ליין 0 און 0x4400 פֿאַר ליין 1. |
פֿאַרבונדענע אינפֿאָרמאַציע
- טעסטינג די 50GbE ייַזנוואַרג פּלאַן עקסampאויף בלאַט 11 סיסטעם קאַנסאָול קאַמאַנדז צו אַקסעס די IP האַרץ און געבוירן PHY רעדזשיסטערז.
- 50GbE קאָנטראָל און סטאַטוס רעגיסטרירן דיסקריפּשאַנז דיסקרייבז די 50GbE IP האַרץ רעדזשיסטערז.
דאָקומענט רעוויזיע געשיכטע
טיש 6. 50G עטהערנעט פּלאַן עקסampדער באַניצער גייד רעוויזיע געשיכטע
| טאָג | מעלדונג | ענדערונגען |
| 2019.04.03 | 17.0 | צוגעגעבן דעם באַפֿעל צו לויפן Xcelium סימיאַליישאַנז. |
|
2017.11.08 |
17.0 |
צוגעגעבן לינק צו KDB Answer וואָס גיט וואָרקאַראָונד פֿאַר פּאָטענציעל דזשיטער אויף Intel Arria® 10 דעוויסעס רעכט צו קאַסקיידינג ATX PLLs אין די IP האַרץ.
אָפּשיקן צו דזשענערייטינג די פּלאַן עקסample אויף בלאַט 7 און קאַמפּיילינג און קאַנפיגיער די פּלאַן עקסampאין האַרדוואַרע אויף בלאַט 10. דעם פּלאַן עקסampדער באַניצער פירער איז נישט דערהייַנטיקט צו פאַרטראַכטנ זיך באַמערקונג: מינערווערטיק ענדערונגען אין פּלאַן דור אין Intel Quartus Prime ריליסיז שפּעטער ווי די Intel Quartus Prime ווייכווארג מעלדונג v17.0. |
| 2017.05.08 | 17.0 | ערשט עפֿנטלעכע מעלדונג. |
Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
דאָקומענטן / רעסאָורסעס
 |
ינטעל 50G עטהערנעט פּלאַן עקסample [pdfבאַניצער גייד 50G עטהערנעט פּלאַן עקסample, 50G, Ethernet Design Example, פּלאַן עקסample |
