intel 50G Ethernet Design Example Gid itilizatè

Kontni kache

1 intel 50G Ethernet Design Example

2 Gid pou kòmanse rapid 50GbE

3 Design Example Estrikti Anyè

4 Konsepsyon simulation Egzample konpozan

5 Jenere Design Example

6 Simulation 50GbE Design Example Testbench

7 Design Example Deskripsyon

8 50GbE Design Example Registers

9 Dokiman / Resous

9.1 Referans

10 Post ki gen rapò

intel 50G Ethernet Design Example

Gid pou kòmanse rapid 50GbE

Nwayo IP 50GbE a bay yon banc tès simulation ak yon konsepsyon pyès ki nan konpitè ansyenample ki sipòte konpilasyon ak tès pyès ki nan konpitè. Lè ou jenere konsepsyon an example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè. Ou ka telechaje konsepsyon pyès ki nan konpitè konpile sou yon aparèy Arria 10 GT.

Nòt: Sa a konsepsyon ansyenample vize Arria 10 GT aparèy la epi li mande pou yon retimer 25G. Tanpri kontakte reprezantan Intel FPGA ou a pou mande enfòmasyon sou yon platfòm ki apwopriye pou kouri pyès ki nan konpitè ansyenample. Nan kèk ka yon prè nan pyès ki nan konpitè apwopriye ka disponib. Anplis de sa, Intel bay yon ansyen konpilasyon sèlmanample pwojè ke ou ka itilize pou byen vit estime IP nwayo zòn ak distribisyon.

Figi 1. Konsepsyon Egzample Itilizasyon

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Design Example Estrikti Anyè

Figi 2. 50GbE Design Egzample Estrikti Anyè

Konfigirasyon pyès ki nan konpitè ak tès la files (konsepsyon pyès ki nan konpitè ekzample) yo sitiye nanample_dir>/hardware_test_design. Simulation la files (testbanch pou simulation sèlman) yo sitiye nanample_dir>/ example_testbench.Konpilasyon-sèlman konsepsyon eksample sitiye nanample_dir>/compilation_test_design.

Konsepsyon simulation Egzample konpozan

Figi 3. 50GbE Simulation Design Egzample Blòk Dyagram

Simulation example konsepsyon tès tèt nivo file se basic_avl_tb_top.sv Sa a file enstansye ak konekte yon PLL ATX. Li gen ladan l yon travay, send_packets_50g_avl, pou voye ak resevwa 10 pakè.

Tablo 1. 50GbE IP Core Testbench File Deskripsyon

File Non	Deskripsyon
Bann tès ak simulation Files
basic_avl_tb_top.sv	Bann tès tèt nivo file. Bann tès la enstansye DUT a epi kouri travay Verilog HDL pou jenere ak aksepte pake.
Testbench Scripts
kouri_vsim.do	Script ModelSim pou kouri tès banc la.
run_vcs.sh	Script Synopsys VCS pou kouri tès banc la.
kouri_ncsim.sh	Cadence NCSim script la pou kouri testbench la.
kouri_xcelium.sh	Cadence Xcelium* script pou kouri tès banc la.

rdware Design Egzample konpozan

Figi 4. Konsepsyon Materyèl 50GbE Egzample Diagram Blòk Nivo Segondè

Konsepsyon pyès ki nan konpitè 50GbE ansyenample gen ladan eleman sa yo

50GbE IP nwayo.
Lojik kliyan ki kowòdone pwogramasyon nwayo IP ak jenerasyon pake.

ATX PLL kondwi chanèl transceiver aparèy yo.
IOPLL pou jenere yon revèy 100 MHz soti nan yon revèy opinyon 50 MHz nan konsepsyon pyès ki nan konpitè ansyenample.

JTAG kontwolè ki kominike avèk System Console. Ou kominike ak lojik kliyan an atravè System Console.

Tablo 2. 50GbE IP Nwayo Materyèl Konsepsyon Egzample File Deskripsyon

File Non	Deskripsyon
eth_ex_50g.qpf	Quartus Prime pwojè file
eth_ex_50g.qsf	Anviwònman pwojè Quartus file
eth_ex_50g.sdc	Synopsys Konstriksyon Konstriksyon file. Ou ka kopye epi modifye sa a file pou pwòp konsepsyon 50GbE ou.
*kontinye…*

Gid pou kòmanse rapid 50GbE

File Non	Deskripsyon
eth_ex_50g.v	Top-nivo Verilog HDL konsepsyon ansyenample file
komen/	Konsepsyon pyès ki nan konpitè ansyenample sipò files
hwtest/main.tcl	Prensipal file pou jwenn aksè nan System Console

Jenere Design Example

Figi 5. Pwosedi

Figi 6. Egzample Design Tab nan Editè Paramèt 50GbE

Swiv etap sa yo pou jenere konsepsyon pyès ki nan konpitè ansyenample ak testbench

Tou depan de si w ap itilize lojisyèl Intel Quartus® Prime Pro Edition oswa lojisyèl Intel Quartus Prime Standard Edition, fè youn nan aksyon sa yo: Nan Intel Quartus Prime Pro Edition, klike sou File ➤ Nouvo Project Wizard pou kreye yon nouvo pwojè Quartus Prime, oswa File ➤ Louvri Pwojè pou louvri yon pwojè Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy. Nan lojisyèl Intel Quartus Prime Standard Edition, nan Katalòg IP (Tools IP Catalog), chwazi fanmi aparèy sib Arria 10 la.
Nan Katalòg IP, lokalize epi chwazi 50G Ethernet. Fenèt New IP Varyasyon an parèt.

Espesifye yon non wo nivo pou varyasyon IP ou epi klike sou OK. Editè paramèt la ajoute .qsys nivo siperyè (nan Intel Quartus Prime Standard Edition) oswa .ip (nan Intel Quartus Prime Pro Edition) file nan pwojè aktyèl la otomatikman. Si yo mande w pou w ajoute manyèlman .qsys oswa .ip file nan pwojè a, klike sou Pwojè ➤ Ajoute/Retire Files nan Pwojè pou ajoute a file.
Nan lojisyèl Intel Quartus Prime Standard Edition, ou dwe chwazi yon aparèy espesifik Arria 10 nan jaden Aparèy la, oswa kenbe aparèy default lojisyèl Quartus Prime pwopoze a.
Nòt: Konsepsyon pyès ki nan konpitè ansyenample ranplase seleksyon an ak aparèy la sou tablo sib la. Ou presize tablo sib la nan meni an nan konsepsyon ansyenample opsyon nan Example Design tab (Etap 8).

Klike sou OK. Editè paramèt la parèt.
Sou tab la IP, presize paramèt yo pou varyasyon debaz IP ou a.

Sou Example Design tab, pou egzanpample Design Files, chwazi opsyon Simulation pou jenere banc tès la, epi chwazi opsyon Sentèz pou jenere konsepsyon pyès ki nan konpitè ansyen.ample. Se sèlman Verilog HDL files yo pwodwi.
Nòt: Yon nwayo IP VHDL fonksyonèl pa disponib. Espesifye Verilog HDL sèlman, pou konsepsyon debaz IP ou eksample.
Pou Konsèy Materyèl chwazi Arria 10 GX Transceiver Signal Entegrity Development Kit.
Nòt: Kontakte reprezantan Intel FPGA ou a pou enfòmasyon sou yon platfòm ki apwopriye pou kouri pyès ki nan konpitè ansyenample.

Klike sou Jenere Example bouton Design. Chwazi Example Design Directory fenèt parèt.
Si ou vle modifye konsepsyon an eksampChemen anyè a oswa non soti nan default yo parèt (alt_e50_0_example_design), browse nan nouvo chemen an epi tape nouvo konsepsyon ansyen anampnon anyè le (ample_dir>).
Klike sou OK.
Gade nan KDB Repons Kijan pou mwen konpanse pou jitter nan PLL kaskad oswa chemen revèy ki pa dedye pou Arria 10 PLL referans revèy? pou yon solisyon ou ta dwe aplike nan anyè hardware_test_design nan .sdc la file.

Nòt: Ou dwe konsilte Repons KDB sa a paske chemen RX nan nwayo IP 50GbE a gen ladan PLL kaskad yo. Se poutèt sa, revèy debaz IP yo ta ka fè eksperyans plis jitter nan aparèy Arria 10. Repons KDB sa a klarifye degaje lojisyèl kote solisyon an nesesè.

Enfòmasyon ki gen rapò
KDB Repons: Kouman pou mwen konpanse pou jitter nan PLL kaskad oswa chemen revèy ki pa dedye pou revèy referans Arria 10 PLL?

Simulation 50GbE Design Example Testbench

Figi 7. Pwosedi

Swiv etap sa yo pou simule banc tès la

Chanje nan anyè simulation testbench laample_dir>/ example_testbench.
Kouri script simulation pou similatè sipòte ou chwazi a. Script la konpile ak kouri tès la nan similatè a. Gade nan tablo "Etap pou Simulation Banch tès la".
Analize rezilta yo. Bann tès ki gen siksè voye dis pake, resevwa dis pake, epi montre "Testbench konplè."

Tablo 3. Etap pou Simulation Testbench la

Similatè	Enstriksyon yo
ModelSim	Nan liy lòd la, tape vsim -do run_vsim.do Si ou pito fè simulation san yo pa pote GUI ModelSim, tape vsim -c -do run_vsim.do Nòt: ModelSim * - Simulateur Intel FPGA Edition pa gen kapasite pou simulation nwayo IP sa a. Ou dwe itilize yon lòt similatè ModelSim sipòte tankou ModelSim SE.
NCSim	Nan liy lòd la, tape sh run_ncsim.sh
VCS	Nan liy lòd la, tape sh run_vcs.sh
Xcelium	Nan liy lòd la, tape sh run_xcelium.sh

Tès siksè kouri montre pwodiksyon ki konfime konpòtman sa a

Ap tann pou RX revèy rezoud
Enpresyon estati PHY
Voye 10 pakè
Resevwa 10 pakè

Montre "Testbanch konplè."

Sa ki annapre yo samppwodiksyon le montre yon tès simulation siksè kouri

#Ref revèy kouri nan 625 MHz pou nimewo antye ka itilize pou tout peryòd revèy.

#Miltipliye frekans rapòte pa 33/32 pou jwenn frekans revèy aktyèl la.
#Waiting pou aliyman RX
#RX deskew fèmen

Aliyman liy #RX fèmen
#TX pèmèt
#**Voye Pake 1...

#**Voye Pake 2...
#**Voye Pake 3...
#**Voye Pake 4...

#**Voye Pake 5...
#**Voye Pake 6...
#**Voye Pake 7...

#**Resevwa Pake 1...
#**Voye Pake 8...
#**Resevwa Pake 2...

#**Voye Pake 9...
#**Resevwa Pake 3...
#**Voye Pake 10...

#**Resevwa Pake 4...
#**Resevwa Pake 5...
#**Resevwa Pake 6...

#**Resevwa Pake 7...
#**Resevwa Pake 8...
#**Resevwa Pake 9...

#**Resevwa Pake 10...
#**
#** Bann tès konplè.

#**
#********************************************

Konpile ak konfigirasyon konsepsyon Example nan Materyèl

Pou konpile konsepsyon pyès ki nan konpitè example epi konfigirasyon li sou aparèy Arria 10 GT ou a, swiv etap sa yo

Asire ke konsepsyon pyès ki nan konpitè ansyenampjenerasyon an fini.
Nan lojisyèl Intel Quartus Prime, louvri pwojè Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Anvan konpile, asire w ke ou te aplike solisyon an soti nan KDB Repons Kijan pou mwen konpanse pou jitter nan PLL kaskad oswa chemen revèy ki pa dedye pou revèy referans Arria 10 PLL? si li enpòtan pou lage lojisyèl ou a.
Nan meni an Pwosesis, klike sou Kòmanse Konpilasyon.
Apre ou jenere yon objè SRAM file .sof, swiv etap sa yo pou pwograme konsepsyon pyès ki nan konpitè eksampsou aparèy Arria 10 la:

Nan meni an Zouti, klike sou Pwogramè.
Nan pwogramè a, klike sou Enstalasyon Materyèl.
Chwazi yon aparèy pwogramasyon.

Chwazi epi ajoute tablo Arria 10 GT ak retimer 25G nan sesyon Intel Quartus Prime ou a.
Asire w ke Mode mete sou JTAG.
Chwazi aparèy Arria 10 la epi klike sou Ajoute Aparèy. Pwogramè a montre yon dyagram blòk koneksyon ki genyen ant aparèy yo sou tablo w la.

Nan ranje ki gen .sof ou a, tcheke kaz pou .sof la.
Tcheke kare ki nan kolòn Pwogram/Konfigure.
Klike sou Kòmanse

Nòt: Sa a konsepsyon ansyenample vize Arria 10 GT aparèy la. Tanpri kontakte reprezantan Intel FPGA ou a pou mande enfòmasyon sou yon platfòm ki apwopriye pou kouri pyès ki nan konpitè ansyenample

Enfòmasyon ki gen rapò

KDB Repons: Kouman pou mwen konpanse pou jitter nan PLL kaskad oswa nondedicated revèy revèy pou Arria 10 PLL referans revèy?

Konpilasyon enkreman pou konsepsyon yerarchik ak ekip ki baze sou
Pwogramasyon Intel FPGA Aparèy

Tès 50GbE Materyèl Design Example

Apre ou fin konpile konsepsyon nwayo IP 50GbE example epi konfigirasyon li sou aparèy Arria 10 GT ou a, ou ka itilize System Console pou pwograme nwayo IP ak anrejistreman nwayo IP PHY natif natal li yo. Pou vire sou System Console epi teste konsepsyon pyès ki nan konpitè eksample, swiv etap sa yo:

Apre konsepsyon pyès ki nan konpitè example konfigirasyon sou aparèy Arria 10 la, nan lojisyèl Intel Quartus Prime a, nan meni Zouti, klike sou Zouti Debogaj Sistèm ➤ System Console.
Nan fenèt Tcl Console, tape cd hwtest pou chanje anyèample_dir>/hardware_test_design/hwtest.

Tape sous main.tcl pou louvri yon koneksyon ak JTAG mèt.

Ou ka pwogram nwayo IP la ak konsepsyon sa a egzanpample kòmandman

chkphy_status: Montre frekans revèy yo ak estati PHY fèmen.

start_pkt_gen: Kòmanse dèlko pake a.
stop_pkt_gen: Sispann dèlko pake a.
loop_on: Li vire sou seri entèn loopback

loop_off: Etenn loopback seri entèn yo.
reg_li : Retounen valè rejis debaz IP nan .
reg_write : Ekri nan enskri IP nwayo a nan adrès la .

Enfòmasyon ki gen rapò

50GbE Design Example Enskri nan paj 13 Enskri kat pou konsepsyon pyès ki nan konpitè ekzample.
Analize ak debogaj desen ak konsole sistèm

Design Example Deskripsyon

Konsepsyon an ansyenample demontre fonksyon nwayo 50GbE ak koòdone transceiver ki konfòme ak spesifikasyon estanda IEEE 802.3ba CAUI-4. Ou ka jenere konsepsyon an soti nan Ex laample Design tab nan editè paramèt 50GbE. Pou jenere desen an example, ou dwe premye mete valè yo paramèt pou varyasyon debaz IP ou gen entansyon jenere nan pwodwi fen ou a. Jenere konsepsyon an example kreye yon kopi nwayo IP la; Bann tès la ak konsepsyon pyès ki nan konpitè example sèvi ak varyasyon sa a kòm DUT la. Si ou pa mete valè paramèt yo pou DUT a matche ak valè paramèt yo nan pwodwi final ou a, konsepsyon ansyen an.ample ou jenere pa egzèse varyasyon debaz IP ou gen entansyon an.

Nòt: Bann tès la demontre yon tès debaz nan nwayo IP la. Li pa fèt pou yon ranplasan pou yon anviwònman verifikasyon konplè. Ou dwe fè verifikasyon plis vaste nan pwòp konsepsyon 50GbE ou nan simulation ak nan pyès ki nan konpitè.

Enfòmasyon ki gen rapò
Intel Arria® 10 50Gbps Ethernet IP Nwayo Gid Itilizatè

Design Example Konpòtman
Bann tès la voye trafik nan nwayo IP la, fè egzèsis bò transmèt ak bò resevwa nan nwayo IP la. Nan konsepsyon pyès ki nan konpitè example, ou ka pwogram nwayo IP a nan mòd entèn seri loopback ak jenere trafik sou bò transmèt ki bouk tounen nan bò resevwa.

Design Example Siyal Entèfas
Bann tès 50GbE a endepandan epi li pa mande pou w kondwi okenn siyal opinyon.

Tablo 4. Konsepsyon Materyèl 50GbE Egzample Siyal Entèfas

Siyal	Direksyon	Kòmantè
clk50	Antre	Kondwi nan 50 MHz. Entansyon an se kondwi sa a soti nan yon osilator 50 Mhz sou tablo a.
clk_ref	Antre	Kondwi nan 644.53125 MHz.
cpu_resetn	Antre	Reyajiste nwayo IP la. Aktif ba. Kondwi global di reset csr_reset_n nan nwayo IP la.
*kontinye…*

Siyal	Direksyon	Kòmantè
tx_serial[1:0]	Sòti	Transceiver PHY pwodiksyon done seri.
rx_serial[1:0]	Antre	Transceiver PHY antre done seri.
Itilizatè_dirije[7:0]	Sòti	Siyal estati yo. Konsepsyon pyès ki nan konpitè ansyenample konekte Bits sa yo nan kondwi LED sou tablo sib la. Bits endividyèl yo reflete valè siyal sa yo ak konpòtman revèy: • [0]: Siyal reset prensipal nan nwayo IP • [1]: Divize vèsyon clk_ref • [2]: Divize vèsyon clk50 • [3]: Divize vèsyon 100 MHz estati revèy • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Enfòmasyon ki gen rapò
Entèfas ak deskripsyon siyal Bay deskripsyon detaye sou siyal nwayo 50GbE IP yo ak entèfas kote yo fè pati.

50GbE Design Example Registers

Tablo 5. Konsepsyon Materyèl 50GbE Egzample Enskri Kat
Lis seri rejis memwa trase pou konsepsyon pyès ki nan konpitè eksample. Ou jwenn aksè nan rejis sa yo ak fonksyon reg_read ak reg_write nan System Console.

Mo Offset	Enskri Kategori
0x300–0x5FF	Rejis nwayo 50GbE IP.
0x4000–0x4C00	Arria 10 rejis rekonfigurasyon dinamik. Adrès baz anrejistre se 0x4000 pou Lane 0 ak 0x4400 pou Lane 1.

Enfòmasyon ki gen rapò

Tès 50GbE Materyèl Design Exampchiyè nan paj 11 Kòmandman konsole sistèm pou jwenn aksè nan rejis nwayo IP ak enskripsyon PHY natif natal yo.
50GbE Kontwòl ak Estati Rejis Deskripsyon Dekri 50GbE IP rejis debaz yo.

Istwa revizyon dokiman

Tablo 6. 50G Ethernet Design Egzample Istwa Revizyon Gid Itilizatè a

Dat	Lage	Chanjman
2019.04.03	17.0	Te ajoute lòd pou kouri simulation Xcelium.
2017.11.08	17.0	Te ajoute lyen nan KDB Answer ki bay solisyon pou pwoblèm potansyèl sou aparèy Intel Arria® 10 akòz kaskad ATX PLL nan nwayo IP la. Gade Jenere Design Example nan paj 7 ak Konpile ak Konfigirasyon konsepsyon Example nan Materyèl nan paj 10. Sa a konsepsyon ansyenampgid itilizatè a pa te mete ajou pou reflete Nòt: ti chanjman nan jenerasyon konsepsyon nan Intel Quartus Prime degaje pita pase lage lojisyèl Intel Quartus Prime v17.0.
2017.05.08	17.0	Premye piblikasyon piblik la.

Dokiman / Resous

intel 50G Ethernet Design Example [pdfGid Itilizatè
50G Ethernet Design Example, 50G, Ethernet Design Example, Design Example

Referans

Manyèl itilizatè

intel 50G Ethernet Design Example

Gid pou kòmanse rapid 50GbE

Design Example Estrikti Anyè

Konsepsyon simulation Egzample konpozan

Jenere Design Example

Simulation 50GbE Design Example Testbench

Design Example Deskripsyon

50GbE Design Example Registers

Dokiman / Resous

Referans

Kite yon kòmantè

Anile repons