intel 50G Ethernet Disenyo Example
50GbE Dali nga Giya sa Pagsugod
Ang 50GbE IP core naghatag ug simulation testbench ug hardware design example nga nagsuporta sa compilation ug hardware testing. Kung makamugna ka sa disenyo exampUg, ang editor sa parameter awtomatikong nagmugna sa files gikinahanglan sa simulate, compile, ug pagsulay sa disenyo sa hardware. Mahimo nimong i-download ang gihugpong nga disenyo sa hardware ngadto sa Arria 10 GT device.
Mubo nga sulat: Kini nga disenyo example target sa Arria 10 GT device ug nagkinahanglan og 25G retimer. Palihug kontaka ang imong representante sa Intel FPGA aron mangutana bahin sa usa ka plataporma nga angay sa pagpadagan niini nga hardware example. Sa pipila ka mga kaso ang usa ka pautang sa angay nga hardware mahimong magamit. Dugang pa, naghatag ang Intel og compilation-only exampAng proyekto nga imong magamit aron dali nga mabanabana ang IP core area ug timing.
Hulagway 1. Disenyo Example Paggamit
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
Disenyo Example Istruktura sa Direktoryo
Hulagway 2. 50GbE Disenyo Example Istruktura sa Direktoryo
Ang pagsumpo sa hardware ug pagsulay files (ang disenyo sa hardware example) nahimutang saample_dir>/hardware_test_design. Ang simulation files (testbench para sa simulation lamang) nahimutang saample_dir>/ example_testbench.Ang compilation-only design exampLe nahimutang saample_dir>/compilation_test_design.
Disenyo sa Simulation ExampMga sangkap
Hulagway 3. 50GbE Simulation Design Exampug Block Diagram
Ang simulation example disenyo sa top-level nga pagsulay file mao ang basic_avl_tb_top.sv Kini file instantiates ug nagkonektar sa usa ka ATX PLL. Naglakip kini sa usa ka buluhaton, send_packets_50g_avl, sa pagpadala ug pagdawat sa 10 ka pakete.
Talaan 1. 50GbE IP Core Testbench File Mga paghulagway
| File Ngalan | Deskripsyon |
| Testbench ug Simulation Files | |
| basic_avl_tb_top.sv | Top-level nga testbench file. Gi-instantiate sa testbench ang DUT ug gipadagan ang mga buluhaton sa Verilog HDL aron makamugna ug makadawat mga pakete. |
| Mga Script sa Testbench | |
| run_vsim.do | Ang script sa ModelSim aron ipadagan ang testbench. |
| run_vcs.sh | Ang script sa Synopsys VCS aron mapadagan ang testbench. |
| run_ncsim.sh | Ang script sa Cadence NCSim aron mapadagan ang testbench. |
| run_xcelium.sh | Ang script sa Cadence Xcelium* aron ipadagan ang testbench. |
Disenyo sa rdware ExampMga sangkap
Hulagway 4. 50GbE Hardware Design Exampang High Level Block Diagram
Ang 50GbE hardware design example naglakip sa mosunod nga mga sangkap
- 50GbE IP core.
- Logic sa kliyente nga nag-coordinate sa programming sa IP core ug packet generation.
- ATX PLL aron mamaneho ang mga channel sa transceiver sa aparato.
- IOPLL aron makamugna og 100 MHz nga orasan gikan sa usa ka 50 MHz input nga orasan ngadto sa hardware design example.
- JTAG controller nga nakigsulti sa System Console. Nakigkomunikar ka sa lohika sa kliyente pinaagi sa System Console.
Talaan 2. 50GbE IP Core Hardware Design Example File Mga paghulagway
| File Mga ngalan | Deskripsyon |
| eth_ex_50g.qpf | Ang proyekto sa Quartus Prime file |
| eth_ex_50g.qsf | Mga setting sa proyekto sa Quartus file |
| eth_ex_50g.sdc | Mga Limitasyon sa Disenyo sa Synopsy file. Mahimo nimong kopyahon ug usbon kini file para sa imong kaugalingong 50GbE nga disenyo. |
| nagpadayon… | |
50GbE Dali nga Giya sa Pagsugod
| File Mga ngalan | Deskripsyon |
| eth_ex_50g.v | Top-level nga Verilog HDL nga disenyo example file |
| komon/ | Disenyo sa hardware exampug suporta files |
| hwtest/main.tcl | Panguna file alang sa pag-access sa System Console |
Paghimo sa Disenyo Example
Hulagway 5. Pamaagi
Hulagway 6. Example Design Tab sa 50GbE Parameter Editor
Sunda kini nga mga lakang aron makamugna ang disenyo sa hardware example ug testbench
- Depende kung imong gigamit ang Intel Quartus® Prime Pro Edition software o ang Intel Quartus Prime Standard Edition software, buhata ang usa sa mosunod nga mga aksyon: Sa Intel Quartus Prime Pro Edition, i-klik File ➤ Bag-ong Project Wizard aron makahimo og bag-ong proyekto sa Quartus Prime, o File ➤ Buksan ang Proyekto aron maablihan ang kasamtangang proyekto sa Quartus Prime. Ang wizard nag-aghat kanimo sa pagtino sa usa ka aparato. Sa Intel Quartus Prime Standard Edition software, sa IP Catalog (Tools IP Catalog), pilia ang Arria 10 target device family.
- Sa IP Catalog, pangitaa ug pilia ang 50G Ethernet. Ang Bag-ong IP Variation nga bintana makita.
- Itakda ang usa ka top-level nga ngalan alang sa imong IP variation ug i-klik OK. Ang parameter editor midugang sa top-level .qsys (sa Intel Quartus Prime Standard Edition) o .ip (sa Intel Quartus Prime Pro Edition) file sa kasamtangan nga proyekto awtomatik. Kung giaghat ka nga mano-mano nga idugang ang .qsys o .ip file sa proyekto, i-klik ang Project ➤ Add/Remove Files sa Project aron idugang ang file.
- Sa software sa Intel Quartus Prime Standard Edition, kinahanglang mopili ka ug partikular nga Arria 10 device sa Device field, o itago ang default device nga gisugyot sa Quartus Prime software.
Mubo nga sulat: Ang disenyo sa hardware example overwrites ang pagpili sa device sa target board. Gitakda nimo ang target board gikan sa menu sa disenyo example mga kapilian sa Example Design tab (Lakang 8). - I-klik ang OK. Ang parameter editor makita.
- Sa tab nga IP, ipiho ang mga parameter alang sa imong IP core variation.
- Sa Example Design tab, para sa Example Disenyo Files, pilia ang opsyon sa Simulation aron makamugna ang testbench, ug pilia ang opsyon sa Synthesis aron makamugna ang hardware design example. Ang Verilog HDL lang files namugna.
Mubo nga sulat: Ang usa ka functional nga VHDL IP core wala magamit. Ipiho ang Verilog HDL lang, para sa imong IP core design example. - Para sa Hardware Board pilia ang Arria 10 GX Transceiver Signal Integrity Development Kit.
Mubo nga sulat: Kontaka ang imong representante sa Intel FPGA alang sa impormasyon bahin sa usa ka plataporma nga angayan sa pagpadagan niini nga hardware example. - I-klik ang Generate Exampang buton sa Disenyo. Ang Pagpili ExampAng bintana sa Direktoryo sa Disenyo makita.
- Kung gusto nimo usbon ang disenyo example direktoryo nga agianan o ngalan gikan sa mga default nga gipakita (alt_e50_0_example_design), browse sa bag-ong dalan ug i-type ang bag-ong disenyo exampngalan sa direktoryo (ample_dir>).
- I-klik ang OK.
- Tan-awa ang Tubag sa KDB Unsaon nako mabayran ang jitter sa PLL cascading o non-dedicated nga agianan sa orasan para sa Arria 10 PLL reference clock? para sa usa ka workaround kinahanglan nimong i-apply sa hardware_test_design directory sa .sdc file.
Mubo nga sulat: Kinahanglan nimo nga konsultahon kini nga KDB nga Tubag tungod kay ang RX nga agianan sa 50GbE IP core naglakip sa cascaded PLLs. Busa, ang IP core nga mga orasan mahimong makasinati og dugang nga jitter sa Arria 10 nga mga himan. Kini nga KDB Answer nagpatin-aw sa software releases diin ang workaround gikinahanglan.
May Kalabutan nga Impormasyon
Tubag sa KDB: Unsaon nako pagbayad ang jitter sa PLL cascading o non-dedicated nga agianan sa orasan para sa Arria 10 PLL reference clock?
Pagsundog sa 50GbE Design Exampsa Testbench
Hulagway 7. Pamaagi
Sunda kini nga mga lakang aron ma-simulate ang testbench
- Usba sa direktoryo sa simulation sa testbenchample_dir>/ example_testbench.
- Pagdalagan ang simulation script para sa gisuportahan nga simulator nga imong gusto. Ang script nag-compile ug nagpadagan sa testbench sa simulator. Tan-awa ang lamesa nga "Mga Lakang sa Pag-simulate sa Testbench".
- Analisaha ang mga resulta. Ang malampuson nga testbench nagpadala ug napulo ka pakete, nakadawat ug napulo ka pakete, ug nagpakita sa “Testbench complete.”
Talaan 3. Mga Lakang sa Pag-simulate sa Testbench
| Simulator | Mga instruksyon |
| ModelSim | Sa command line, type vsim -do run_vsim.do
Kung gusto nimo nga mag-simulate nga wala magdala sa ModelSim GUI, type vsim -c -do run_vsim.do Mubo nga sulat: Ang ModelSim* - Intel FPGA Edition simulator walay kapasidad sa pagsundog niini nga IP core. Kinahanglan nga mogamit ka og lain nga gisuportahan nga ModelSim simulator sama sa ModelSim SE. |
| NCSim | Sa command line, type sh run_ncsim.sh |
| VCS | Sa command line, type sh run_vcs.sh |
| Xcelium | Sa command line, type sh run_xcelium.sh |
Ang malampuson nga pagsulay run nagpakita sa output nga nagpamatuod sa mosunod nga kinaiya
- Naghulat sa orasan sa RX nga mahuman
- Pag-imprinta sa kahimtang sa PHY
- Nagpadala ug 10 ka pakete
- Nakadawat ug 10 ka pakete
- Nagpakita sa "Pagkompleto sa Testbench."
Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga simulation test run
- Ang #Ref nga orasan gipadagan sa 625 MHz aron ang tibuuk nga mga numero magamit sa tanan nga mga yugto sa orasan.
- #Pagdaghan ang gitaho nga mga frequency sa 33/32 aron makuha ang aktwal nga mga frequency sa orasan.
- #Naghulat alang sa pag-align sa RX
- Gi-lock ang #RX deskew
- Gi-lock ang #RX lane alignment
- #TX gipalihok
- #**Nagpadala sa Packet 1…
- #**Nagpadala sa Packet 2…
- #**Nagpadala sa Packet 3…
- #**Nagpadala sa Packet 4…
- #**Nagpadala sa Packet 5…
- #**Nagpadala sa Packet 6…
- #**Nagpadala sa Packet 7…
- #**Nadawat nga Packet 1…
- #**Nagpadala sa Packet 8…
- #**Nadawat nga Packet 2…
- #**Nagpadala sa Packet 9…
- #**Nadawat nga Packet 3…
- #**Nagpadala sa Packet 10…
- #**Nadawat nga Packet 4…
- #**Nadawat nga Packet 5…
- #**Nadawat nga Packet 6…
- #**Nadawat nga Packet 7…
- #**Nadawat nga Packet 8…
- #**Nadawat nga Packet 9…
- #**Nadawat nga Packet 10…
- #**
- #** Kompleto na ang Testbench.
- #**
- #****************************************
Pag-compile ug Pag-configure sa Disenyo Exampsa Hardware
Sa pag-compile sa hardware design example ug i-configure kini sa imong Arria 10 GT device, sunda kini nga mga lakang
- Siguroha ang disenyo sa hardware exampkompleto na ang henerasyon.
- Sa Intel Quartus Prime software, ablihi ang Intel Quartus Prime nga proyektoample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Sa wala pa mag-compile, siguroha nga imong gipatuman ang workaround gikan sa KDB Answer Unsaon nako pagbayad ang jitter sa PLL cascading o non-dedicated nga agianan sa orasan para sa Arria 10 PLL reference clock? kung may kalabotan sa imong pagpagawas sa software.
- Sa Processing menu, i-klik ang Start Compilation.
- Human nimo makamugna og SRAM nga butang file .sof, sunda kini nga mga lakang sa pagprograma sa disenyo sa hardware exampsa Arria 10 device:
- Sa Tools menu, i-klik ang Programmer.
- Sa Programmer, i-klik ang Hardware Setup.
- Pagpili ug programming device.
- Pilia ug idugang ang Arria 10 GT board nga adunay 25G retimer sa imong sesyon sa Intel Quartus Prime.
- Siguroha nga ang Mode gitakda sa JTAG.
- Pilia ang Arria 10 device ug i-klik Add Device. Ang Programmer nagpakita og block diagram sa mga koneksyon tali sa mga device sa imong board.
- Sa laray sa imong .sof, susiha ang kahon alang sa .sof.
- I-tsek ang kahon sa Program/Configure column.
- I-klik ang Start
Mubo nga sulat: Kini nga disenyo exampLe target ang Arria 10 GT device. Palihug kontaka ang imong representante sa Intel FPGA aron mangutana bahin sa usa ka plataporma nga angay sa pagpadagan niini nga hardware example
May Kalabutan nga Impormasyon
- Tubag sa KDB: Giunsa nako mabayran ang jitter sa PLL cascading o nondedicated nga agianan sa orasan para sa Arria 10 PLL reference clock?
- Incremental Compilation alang sa Hierarchical ug Team-Based Design
- Pagprograma sa Intel FPGA Devices
Pagsulay sa 50GbE Hardware Design Example
Human nimo ma-compile ang 50GbE IP core design exampug i-configure kini sa imong Arria 10 GT device, mahimo nimong gamiton ang System Console aron maprograma ang IP core ug ang naka-embed nga Native PHY IP core registers niini. Aron ma-on ang System Console ug sulayan ang disenyo sa hardware example, sunda kini nga mga lakang:
- Pagkahuman sa disenyo sa hardware example gi-configure sa Arria 10 device, sa Intel Quartus Prime software, sa Tools menu, i-klik ang System Debugging Tools ➤ System Console.
- Sa Tcl Console pane, i-type ang cd hwtest aron usbon ang direktoryo saample_dir>/hardware_test_design/hwtest.
- I-type ang source main.tcl aron maablihan ang koneksyon sa JTAG agalon.
Mahimo nimong iprograma ang IP core sa mosunod nga disenyo example mga sugo
- chkphy_status: Nagpakita sa mga frequency sa orasan ug PHY lock status.
- start_pkt_gen: Nagsugod sa packet generator.
- stop_pkt_gen: Gipahunong ang packet generator.
- loop_on: Gi-on ang internal nga serial loopback
- loop_off: Gipalong ang internal nga serial loopback.
- reg_basaha : Ibalik ang IP core register value sa .
- reg_write : Nagsulat ngadto sa IP core register sa address .
May Kalabutan nga Impormasyon
- 50GbE nga Disenyo Example Mga Rehistro sa pahina 13 Pagrehistro sa mapa alang sa disenyo sa hardware example.
- Pag-analisar ug Pag-debug sa mga Disenyo gamit ang System Console
Disenyo Exampang Deskripsyon
Ang disenyo exampGipakita ni le ang mga gimbuhaton sa 50GbE core nga adunay transceiver interface nga nagsunod sa IEEE 802.3ba standard nga espesipikasyon sa CAUI-4. Mahimo nimong makamugna ang disenyo gikan sa Example Design tab sa 50GbE parameter editor. Aron makamugna ang disenyo exampUg, kinahanglan nimo nga una nga itakda ang mga kantidad sa parameter alang sa pagbag-o sa IP core nga gusto nimo nga himuon sa imong katapusan nga produkto. Paghimo sa disenyo example naghimo ug kopya sa IP core; ang testbench ug hardware design exampGigamit nako kini nga kalainan ingon ang DUT. Kung dili nimo i-set ang parameter values para sa DUT nga motakdo sa parameter values sa imong end product, ang design exampAng imong pagmugna dili mogamit sa IP core variation nga imong gitinguha.
Mubo nga sulat: Ang testbench nagpakita sa usa ka batakang pagsulay sa IP core. Wala kini gituyo nga mahimong kapuli sa usa ka tibuuk nga palibot sa pag-verify. Kinahanglan nimo nga himuon ang labi ka halapad nga pag-verify sa imong kaugalingon nga 50GbE nga disenyo sa simulation ug sa hardware.
May Kalabutan nga Impormasyon
Intel Arria® 10 50Gbps Ethernet IP Core Giya sa Gumagamit
Disenyo Example Paggawi
Ang testbench nagpadala sa trapiko pinaagi sa IP core, nag-ehersisyo sa transmit side ug nakadawat sa kilid sa IP core. Sa disenyo sa hardware exampSa ato pa, mahimo nimong iprograma ang IP core sa internal nga serial loopback mode ug makamugna og trapiko sa transmit nga bahin nga nag-loop balik pinaagi sa pagdawat nga bahin.
Disenyo ExampMga Signal sa Interface
Ang 50GbE testbench kay self-contained ug wala nimo kinahanglana nga magmaneho sa bisan unsang input signal.
Talaan 4. 50GbE Hardware Design ExampMga Signal sa Interface
| Signal | Direksyon | Mga komento |
|
clk50 |
Input |
Pagmaneho sa 50 MHz. Ang katuyoan mao ang pagmaneho niini gikan sa usa ka 50 Mhz oscillator sa board. |
| clk_ref | Input | Pagmaneho sa 644.53125 MHz. |
|
cpu_resetn |
Input |
I-reset ang IP core. Aktibo ubos. Nagdala sa global hard reset csr_reset_n ngadto sa IP core. |
| nagpadayon… | ||
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
| Signal | Direksyon | Mga komento |
| tx_serial[1:0] | Output | Transceiver PHY output serial data. |
| rx_serial[1:0] | Input | Transceiver PHY input serial data. |
|
user_led[7:0] |
Output |
Mga signal sa kahimtang. Ang disenyo sa hardware example nagkonektar niini nga mga bits sa pagmaneho sa mga LED sa target board. Ang indibidwal nga mga bit nagpakita sa mosunod nga mga bili sa signal ug kinaiya sa orasan:
• [0]: Panguna nga reset signal sa IP core • [1]: Nabahin nga bersyon sa clk_ref • [2]: Nabahin nga bersyon sa clk50 • [3]: Nabahin nga bersyon sa 100 MHz status clock • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
May Kalabutan nga Impormasyon
Mga Interface ug Mga Deskripsyon sa Signal Naghatag ug detalyado nga paghulagway sa 50GbE IP core signal ug ang mga interface diin sila nahisakop.
50GbE nga Disenyo Exampmga Register
Talaan 5. 50GbE Hardware Design Example Register nga Mapa
Naglista sa memory mapped nga mga han-ay sa rehistro alang sa disenyo sa hardware example. Ma-access nimo kini nga mga rehistro gamit ang reg_read ug reg_write function sa System Console.
| Pulong Offset | Rehistro nga Kategorya |
| 0x300–0x5FF | 50GbE IP core registers. |
| 0x4000–0x4C00 | Arria 10 nga dinamikong reconfiguration nga mga rehistro. Register base nga adres kay 0x4000 para sa Lane 0 ug 0x4400 para sa Lane 1. |
May Kalabutan nga Impormasyon
- Pagsulay sa 50GbE Hardware Design Exampsa pahina 11 System Console mga sugo sa pag-access sa IP core ug Native PHY registers.
- 50GbE Control ug Status Register Deskripsyon Naghulagway sa 50GbE IP core registers.
Kasaysayan sa Pagbag-o sa Dokumento
Talaan 6. 50G Ethernet Design Example User Guide Revision History
| Petsa | Ipagawas | Mga kausaban |
| 2019.04.03 | 17.0 | Gidugang ang komand sa pagpadagan sa mga simulation sa Xcelium. |
|
2017.11.08 |
17.0 |
Gidugang nga link sa KDB Answer nga naghatag og workaround alang sa potensyal nga jitter sa Intel Arria® 10 device tungod sa cascading ATX PLLs sa IP core.
Refer sa Paghimo sa Disenyo Example sa panid 7 ug Pag-compile ug Pag-configure sa Disenyo Exampsa Hardware sa panid 10. Kini nga disenyo exampAng giya sa tiggamit wala gi-update aron mapakita Mubo nga sulat: menor de edad nga mga pagbag-o sa paghimo sa disenyo sa Intel Quartus Prime nga gipagawas sa ulahi kaysa sa Intel Quartus Prime nga pagpagawas sa software v17.0. |
| 2017.05.08 | 17.0 | Inisyal nga pagpagawas sa publiko. |
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
Mga Dokumento / Mga Kapanguhaan
 |
intel 50G Ethernet Disenyo Example [pdf] Giya sa Gumagamit 50G Ethernet Disenyo Example, 50G, Disenyo sa Ethernet Example, Disenyo Example |
