intel 50G Ethernet Design Example

50 GbE სწრაფი დაწყების სახელმძღვანელო

50 GbE IP ბირთვი უზრუნველყოფს სიმულაციური საცდელ მაგიდას და ტექნიკის დიზაინსample რომელიც მხარს უჭერს კომპილაციას და ტექნიკის ტესტირებას. როდესაც თქვენ გენერირებთ დიზაინს ყოფილიample, პარამეტრის რედაქტორი ავტომატურად ქმნის fileაუცილებელია დიზაინის სიმულაცია, შედგენა და ტესტირება აპარატურაში. თქვენ შეგიძლიათ ჩამოტვირთოთ შედგენილი ტექნიკის დიზაინი Arria 10 GT მოწყობილობაზე.

შენიშვნა: ეს დიზაინი მაგample მიზნად ისახავს Arria 10 GT მოწყობილობას და მოითხოვს 25G რეტაიმერი. გთხოვთ, დაუკავშირდეთ თქვენს Intel FPGA-ს წარმომადგენელს, რათა იკითხოთ პლატფორმის შესახებ, რომელიც შესაფერისია ამ ტექნიკის გასაშვებადampლე. ზოგიერთ შემთხვევაში შეიძლება ხელმისაწვდომი იყოს შესაბამისი ტექნიკის სესხი. გარდა ამისა, Intel გთავაზობთ მხოლოდ კომპილაციის მაგალითსampპროექტი, რომელიც შეგიძლიათ გამოიყენოთ IP ბირთვის ფართობისა და დროის სწრაფად შესაფასებლად.

სურათი 1. დიზაინი მაგampგამოყენება

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.

დიზაინი მაგampდირექტორიის სტრუქტურა

სურათი 2. 50 გბე დიზაინი მაგampდირექტორიის სტრუქტურა

ტექნიკის კონფიგურაცია და ტესტი files (ტექნიკის დიზაინი მაგampლე) მდებარეობს ქample_dir>/hardware_test_design. სიმულაცია files (ტესტი მხოლოდ სიმულაციისთვის) მდებარეობსample_dir>/ ყოფილიample_testbench.მხოლოდ კომპილაციის დიზაინი example მდებარეობსample_dir>/compilation_test_design.

სიმულაციური დიზაინი მაგampკომპონენტები

სურათი 3. 50GbE სიმულაციის დიზაინი მაგampბლოკის დიაგრამა

სიმულაცია ყოფილიampდიზაინის უმაღლესი დონის ტესტი file არის basic_avl_tb_top.sv ეს file ახდენს და აკავშირებს ATX PLL-ს. მასში შედის ამოცანა, send_packets_50g_avl, 10 პაკეტის გაგზავნა და მიღება.

ცხრილი 1. 50 GbE IP Core Testbench File აღწერილობები

File სახელი	აღწერა
ტესტის მაგიდა და სიმულაცია Files
basic_avl_tb_top.sv	უმაღლესი დონის საცდელი მაგიდა file. ტესტის მაგიდა ახდენს DUT-ის ინსტალაციას და აწარმოებს Verilog HDL ამოცანებს პაკეტების გენერირებისთვის და მისაღებად.
Testbench სკრიპტები
run_vsim.do	ModelSim-ის სკრიპტი ტესტის მაგიდაზე გასაშვებად.
run_vcs.sh	Synopsys VCS სკრიპტი საცდელ მაგიდაზე გასაშვებად.
run_ncsim.sh	Cadence NCSim სკრიპტი საცდელ მაგიდაზე გასაშვებად.
run_xcelium.sh	Cadence Xcelium* სკრიპტი საცდელ მაგიდაზე გასაშვებად.

rdware დიზაინი მაგampკომპონენტები

სურათი 4. 50 გბე აპარატურის დიზაინი მაგampმაღალი დონის ბლოკის დიაგრამა

50 GbE ტექნიკის დიზაინი მაგample მოიცავს შემდეგ კომპონენტებს

• 50 GbE IP ბირთვი.
• კლიენტის ლოგიკა, რომელიც კოორდინაციას უწევს IP ბირთვისა და პაკეტის გენერაციის პროგრამირებას.
• ATX PLL მოწყობილობის გადამცემი არხების მართვისთვის.
• IOPLL წარმოქმნის 100 MHz საათს 50 MHz შეყვანის საათიდან ტექნიკის დიზაინამდე.ampლე.
• JTAG კონტროლერი, რომელიც აკავშირებს სისტემის კონსოლს. თქვენ დაუკავშირდით კლიენტის ლოგიკას სისტემის კონსოლის მეშვეობით.

ცხრილი 2. 50 GbE IP Core Hardware Design Example File აღწერილობები

File სახელები	აღწერა
eth_ex_50g.qpf	Quartus Prime პროექტი file
eth_ex_50g.qsf	Quartus პროექტის პარამეტრები file
eth_ex_50g.sdc	Synopsys დიზაინის შეზღუდვები file. თქვენ შეგიძლიათ დააკოპიროთ და შეცვალოთ ეს file თქვენი საკუთარი 50 GbE დიზაინისთვის.
განაგრძო…

50 GbE სწრაფი დაწყების სახელმძღვანელო

File სახელები	აღწერა
eth_ex_50გ.ვ	უმაღლესი დონის Verilog HDL დიზაინი example file
საერთო/	ტექნიკის დიზაინი მაგampმხარდაჭერა files
hwtest/main.tcl	მთავარი file სისტემის კონსოლზე წვდომისთვის

დიზაინის გენერირება Example

სურათი 5. პროცედურა

სურათი 6. გამampდიზაინის ჩანართი 50 GbE პარამეტრის რედაქტორში

მიჰყევით ამ ნაბიჯებს ტექნიკის დიზაინის გენერირებისთვის მაგampლე და საცდელი

1. იმისდა მიხედვით, იყენებთ Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფას თუ Intel Quartus Prime Standard Edition პროგრამულ უზრუნველყოფას, შეასრულეთ ერთ-ერთი შემდეგი მოქმედება: Intel Quartus Prime Pro Edition-ში დააწკაპუნეთ File ➤ New Project Wizard ახალი Quartus Prime პროექტის შესაქმნელად, ან File ➤ გახსენით პროექტი არსებული Quartus Prime პროექტის გასახსნელად. ოსტატი მოგთხოვთ მიუთითოთ მოწყობილობა. Intel Quartus Prime Standard Edition პროგრამულ უზრუნველყოფაში, IP კატალოგში (Tools IP Catalog) აირჩიეთ Arria 10 სამიზნე მოწყობილობების ოჯახი.
2. IP კატალოგში იპოვნეთ და აირჩიეთ 50G Ethernet. გამოჩნდება ახალი IP ვარიაციის ფანჯარა.
3. მიუთითეთ უმაღლესი დონის სახელი თქვენი IP ვარიაციისთვის და დააწკაპუნეთ OK. პარამეტრის რედაქტორი ამატებს უმაღლესი დონის .qsys (Intel Quartus Prime Standard Edition-ში) ან .ip (Intel Quartus Prime Pro Edition-ში) file მიმდინარე პროექტს ავტომატურად. თუ მოგეთხოვებათ ხელით დაამატოთ .qsys ან .ip file პროექტზე დააწკაპუნეთ Project ➤ Add/Remove Files პროექტში დასამატებლად file.
4. Intel Quartus Prime Standard Edition პროგრამულ უზრუნველყოფაში, თქვენ უნდა აირჩიოთ კონკრეტული Arria 10 მოწყობილობა Device ველში, ან შეინახოთ ნაგულისხმევი მოწყობილობა, რომელსაც Quartus Prime პროგრამული უზრუნველყოფა გვთავაზობს.
   შენიშვნა: ტექნიკის დიზაინი მაგample გადაწერს არჩევანს მოწყობილობით სამიზნე დაფაზე. თქვენ მიუთითებთ სამიზნე დაფას დიზაინის მენიუდან, მაგampვარიანტები ყოფილშიampდიზაინის ჩანართი (ნაბიჯი 8).
5. დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი.
6. IP ჩანართზე მიუთითეთ თქვენი IP ბირთვის ვარიაციის პარამეტრები.
7. ყოფილზეample Design ჩანართი, მაგample დიზაინი Files, აირჩიეთ Simulation ოფცია ტესტის ადგილის გენერირებისთვის და აირჩიეთ Synthesis ვარიანტი ტექნიკის დიზაინის გენერირებისთვის.ampლე. მხოლოდ Verilog HDL fileს წარმოიქმნება.
   შენიშვნა: ფუნქციური VHDL IP ბირთვი მიუწვდომელია. მიუთითეთ მხოლოდ Verilog HDL, თქვენი IP ბირთვის დიზაინისთვის მაგampლე.
8. აპარატურის დაფისთვის აირჩიეთ Arria 10 GX გადამცემის სიგნალის მთლიანობის განვითარების ნაკრები.
   შენიშვნა: დაუკავშირდით თქვენს Intel FPGA წარმომადგენელს ინფორმაციისთვის, რომელიც შესაფერისია ამ ტექნიკის გასაშვებადampლე.
9. დააჭირეთ Generate Exampდიზაინის ღილაკი. აირჩიეთ Exampჩნდება დიზაინის დირექტორიას ფანჯარა.
10. თუ გსურთ დიზაინის შეცვლა, მაგampდირექტორიის ბილიკი ან სახელი ნაჩვენები ნაგულისხმევიდან (alt_e50_0_example_design), დაათვალიერეთ ახალი გზა და ჩაწერეთ ახალი დიზაინი exampდირექტორიის სახელი (ample_dir>).
11. დააწკაპუნეთ OK.
12. იხილეთ KDB პასუხი როგორ ავინაზღაურო PLL კასკადური ან არაგამოყოფილი საათის ბილიკი Arria 10 PLL საცნობარო საათისთვის? გამოსავლისთვის უნდა მიმართოთ hardware_test_design დირექტორიაში .sdc file.

შენიშვნა: თქვენ უნდა გაეცნოთ ამ KDB პასუხს, რადგან RX გზა 50 GbE IP ბირთვში მოიცავს კასკადურ PLL-ებს. ამიტომ, IP ბირთვის საათებმა შეიძლება განიცადონ დამატებითი ჟიტერი Arria 10 მოწყობილობებში. ეს KDB პასუხი განმარტავს პროგრამული უზრუნველყოფის გამოშვებებს, რომლებშიც საჭიროა გამოსავალი.

დაკავშირებული ინფორმაცია
KDB პასუხი: როგორ ავინაზღაურო PLL კასკადური ან გამოუყენებელი საათის ბილიკი Arria 10 PLL საცნობარო საათისთვის?

50 გბე დიზაინის სიმულაცია მაგample Testbench

სურათი 7. პროცედურა

მიჰყევით ამ ნაბიჯებს ტესტის მაგიდის სიმულაციისთვის

1. შეცვალეთ testbench სიმულაციის დირექტორიაშიample_dir>/ ყოფილიample_testbench.
2. გაუშვით სიმულაციური სკრიპტი თქვენი არჩეული მხარდაჭერილი სიმულატორისთვის. სკრიპტი აგროვებს და აწარმოებს ტესტის მაგიდას სიმულატორში. იხილეთ ცხრილი „სატესტო მაგიდის სიმულაციის ნაბიჯები“.
3. გაანალიზეთ შედეგები. წარმატებული ტესტის მაგიდა აგზავნის ათ პაკეტს, იღებს ათ პაკეტს და აჩვენებს "Testbench სრული".

ცხრილი 3. საფეხურები ტესტის მაგიდის სიმულაციისთვის

სიმულატორი	ინსტრუქციები
ModelSim	ბრძანების სტრიქონში აკრიფეთ vsim -do run_vsim.do თუ გირჩევნიათ სიმულაცია ModelSim GUI-ის გამოტანის გარეშე, აკრიფეთ vsim -c -do run_vsim.do შენიშვნა: ModelSim* – Intel FPGA Edition სიმულატორს არ აქვს ამ IP ბირთვის სიმულაციის შესაძლებლობა. თქვენ უნდა გამოიყენოთ სხვა მხარდაჭერილი ModelSim სიმულატორი, როგორიცაა ModelSim SE.
NCSim	ბრძანების სტრიქონში ჩაწერეთ sh run_ncsim.sh
VCS	ბრძანების სტრიქონში ჩაწერეთ sh run_vcs.sh
Xcelium	ბრძანების სტრიქონში ჩაწერეთ sh run_xcelium.sh

წარმატებული სატესტო გაშვება აჩვენებს გამომავალს, რომელიც ადასტურებს შემდეგ ქცევას

1. ველოდებით RX საათის დარეგულირებას
2. PHY სტატუსის ბეჭდვა
3. 10 პაკეტის გაგზავნა
4. 10 პაკეტის მიღება
5. ნაჩვენებია „Testbench დასრულებულია“.

შემდეგი სample გამომავალი ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას

• #Ref საათი მუშაობს 625 MHz-ზე, ასე რომ მთელი რიცხვები შეიძლება გამოყენებულ იქნას საათის ყველა პერიოდისთვის.
• # გაამრავლეთ მოხსენებული სიხშირეები 33/32-ით, რომ მიიღოთ რეალური საათის სიხშირეები.
• #ველოდები RX გასწორებას
• #RX მაგიდა ჩაკეტილია
• #RX ზოლის გასწორება ჩაკეტილია
• #TX ჩართულია
• #**იგზავნება პაკეტი 1…
• #**იგზავნება პაკეტი 2…
• #**იგზავნება პაკეტი 3…
• #**იგზავნება პაკეტი 4…
• #**იგზავნება პაკეტი 5…
• #**იგზავნება პაკეტი 6…
• #**იგზავნება პაკეტი 7…
• #**მიღებულია პაკეტი 1…
• #**იგზავნება პაკეტი 8…
• #**მიღებულია პაკეტი 2…
• #**იგზავნება პაკეტი 9…
• #**მიღებულია პაკეტი 3…
• #**იგზავნება პაკეტი 10…
• #**მიღებულია პაკეტი 4…
• #**მიღებულია პაკეტი 5…
• #**მიღებულია პაკეტი 6…
• #**მიღებულია პაკეტი 7…
• #**მიღებულია პაკეტი 8…
• #**მიღებულია პაკეტი 9…
• #**მიღებულია პაკეტი 10…
• #**
• #** ტესტის მაგიდა დასრულებულია.
• #**
• #********************************************

დიზაინის შედგენა და კონფიგურაცია მაგample Hardware-ში

ტექნიკის დიზაინის შედგენა მაგampდა დააკონფიგურირეთ ის თქვენს Arria 10 GT მოწყობილობაზე, მიჰყევით ამ ნაბიჯებს

1. უზრუნველყოს ტექნიკის დიზაინი მაგampთაობა დასრულებულია.
2. Intel Quartus Prime პროგრამულ უზრუნველყოფაში გახსენით Intel Quartus Prime პროექტიample_dir>/hardware_test_design/eth_ex_50g.qpf.
3. შედგენამდე, დარწმუნდით, რომ განხორციელებული გაქვთ გამოსავალი KDB პასუხიდან როგორ ავინაზღაურო PLL კასკადური ან გამოუყენებელი საათის ბილიკი Arria 10 PLL საცნობარო საათისთვის? თუ შესაბამისია თქვენი პროგრამული უზრუნველყოფის გამოშვებისთვის.
4. დამუშავების მენიუში დააჭირეთ შედგენის დაწყებას.
5. SRAM ობიექტის გენერირების შემდეგ file .sof, მიჰყევით ამ ნაბიჯებს ტექნიკის დიზაინის დასაპროგრამებლად მაგample Arria 10 მოწყობილობაზე:

• ინსტრუმენტების მენიუში დააჭირეთ პროგრამისტს.
• პროგრამისტში დააჭირეთ Hardware Setup.
• აირჩიეთ პროგრამირების მოწყობილობა.
• აირჩიეთ და დაამატეთ Arria 10 GT დაფა 25G რეტაიმერით თქვენს Intel Quartus Prime სესიაზე.
• დარწმუნდით, რომ რეჟიმი დაყენებულია JTAG.
• აირჩიეთ Arria 10 მოწყობილობა და დააწკაპუნეთ მოწყობილობის დამატება. პროგრამისტი აჩვენებს თქვენს დაფაზე მოწყობილობებს შორის კავშირების ბლოკ დიაგრამას.
• სტრიქონში თქვენი .sof-ით, მონიშნეთ ველი .sof-ისთვის.
• შეამოწმეთ ყუთი პროგრამა/კონფიგურაცია სვეტში.
• დააწკაპუნეთ დაწყება

შენიშვნა: ეს დიზაინი მაგampმიზნად ისახავს Arria 10 GT მოწყობილობას. გთხოვთ, დაუკავშირდეთ თქვენს Intel FPGA-ს წარმომადგენელს, რათა იკითხოთ პლატფორმის შესახებ, რომელიც შესაფერისია ამ ტექნიკის გასაშვებადample

დაკავშირებული ინფორმაცია

• KDB პასუხი: როგორ ავანაზღაურო PLL კასკადური ან გამოუყენებელი საათის ბილიკი Arria 10 PLL საცნობარო საათისთვის?
• დამატებითი კომპილაცია იერარქიული და გუნდური დიზაინისთვის
• Intel FPGA მოწყობილობების პროგრამირება

50 GbE აპარატურის დიზაინის ტესტირება მაგample

მას შემდეგ, რაც თქვენ შეადგინეთ 50 GbE IP ბირთვის დიზაინი, მაგampდა დააკონფიგურირეთ ის თქვენს Arria 10 GT მოწყობილობაზე, შეგიძლიათ გამოიყენოთ სისტემის კონსოლი IP ბირთვისა და მისი ჩაშენებული Native PHY IP ძირითადი რეგისტრების დასაპროგრამებლად. სისტემის კონსოლის ჩართვისა და ტექნიკის დიზაინის შესამოწმებლად მაგampმიჰყევით ამ ნაბიჯებს:

1. ტექნიკის დიზაინის შემდეგ ყოფილიample არის კონფიგურირებული Arria 10 მოწყობილობაზე, Intel Quartus Prime პროგრამულ უზრუნველყოფაში, Tools მენიუში, დააწკაპუნეთ სისტემის გამართვის ინსტრუმენტებზე ➤ სისტემის კონსოლზე.
2. Tcl Console-ის პანელში ჩაწერეთ cd hwtest დირექტორიაში შესაცვლელადample_dir>/hardware_test_design/hwtest.
3. ჩაწერეთ source main.tcl J-თან კავშირის გასახსნელადTAG ოსტატი.

შეგიძლიათ დაპროგრამოთ IP ბირთვი შემდეგი დიზაინით, მაგampბრძანებებს

• chkphy_status: აჩვენებს საათის სიხშირეებს და PHY დაბლოკვის სტატუსს.
• start_pkt_gen: იწყებს პაკეტის გენერატორს.
• stop_pkt_gen: აჩერებს პაკეტის გენერატორს.
• loop_on: რთავს შიდა სერიულ მარყუჟს
• loop_off: გამორთავს შიდა სერიულ მარყუჟს.
• reg_read : აბრუნებს IP ძირითადი რეგისტრის მნიშვნელობას at .
• reg_write : წერს IP core რეგისტრაცია მისამართზე .

დაკავშირებული ინფორმაცია

• 50 GbE დიზაინი მაგample რეგისტრაცია გვერდზე 13 რეგისტრაცია რუკა ტექნიკის დიზაინისთვის მაგampლე.
• დიზაინის ანალიზი და გამართვა სისტემის კონსოლით

დიზაინი მაგampდა აღწერა

დიზაინი მაგample აჩვენებს 50 GbE ბირთვის ფუნქციებს გადამცემის ინტერფეისით, რომელიც შეესაბამება IEEE 802.3ba სტანდარტული CAUI-4 სპეციფიკაციას. თქვენ შეგიძლიათ შექმნათ დიზაინი Example Design ჩანართი 50GbE პარამეტრის რედაქტორში. დიზაინის გენერირებისთვის მაგampასევე, ჯერ უნდა დააყენოთ პარამეტრის მნიშვნელობები IP ძირითადი ვარიაციისთვის, რომლის გენერირებასაც აპირებთ თქვენს საბოლოო პროდუქტში. დიზაინის გენერირება მაგample ქმნის IP ბირთვის ასლს; ტესტის მაგიდა და ტექნიკის დიზაინი მაგampგამოიყენეთ ეს ვარიაცია, როგორც DUT. თუ DUT-ისთვის არ დააყენეთ პარამეტრის მნიშვნელობები, რათა შეესაბამებოდეს თქვენი საბოლოო პროდუქტის პარამეტრების მნიშვნელობებს, დიზაინი exampთქვენ გენერირებას არ ახორციელებს IP ძირითადი ვარიაცია, რომელსაც აპირებთ.

შენიშვნა: ტესტის მაგიდა აჩვენებს IP ბირთვის ძირითად ტესტს. ის არ არის გამიზნული სრული გადამოწმების გარემოს შემცვლელად. თქვენ უნდა შეასრულოთ თქვენი საკუთარი 50 გბე დიზაინის უფრო ვრცელი შემოწმება სიმულაციასა და აპარატურაში.

დაკავშირებული ინფორმაცია
Intel Arria® 10 50 Gbps Ethernet IP Core მომხმარებლის სახელმძღვანელო

დიზაინი მაგample ქცევა
ტესტის მაგიდა აგზავნის ტრაფიკს IP ბირთვის მეშვეობით, ახორციელებს IP ბირთვის გადაცემის და მიმღების მხარეს. ტექნიკის დიზაინში ყოფილიampასევე, შეგიძლიათ დაპროგრამოთ IP ბირთვი შიდა სერიული მარყუჟის რეჟიმში და შექმნათ ტრაფიკი გადაცემის მხარეს, რომელიც აბრუნებს მიმღების მხარეს.

დიზაინი მაგampინტერფეისის სიგნალები
50 GbE ტესტის სკამი არის დამოუკიდებელი და არ საჭიროებს თქვენგან რაიმე შეყვანის სიგნალის მართვას.

ცხრილი 4. 50 გბ ტექნიკის დიზაინი მაგampინტერფეისის სიგნალები

სიგნალი	მიმართულება	კომენტარები
clk50	შეყვანა	იმოძრავეთ 50 MHz სიხშირით. განზრახვა არის ამ დაფაზე 50 Mhz ოსცილატორიდან ამოყვანა.
clk_ref	შეყვანა	იმოძრავეთ 644.53125 MHz სიხშირით.
cpu_resetn	შეყვანა	აღადგენს IP ბირთვს. აქტიური დაბალი. გადააქვს გლობალური მყარი გადატვირთვის csr_reset_n IP ბირთვზე.
განაგრძო…

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.

სიგნალი	მიმართულება	კომენტარები
tx_serial [1:0]	გამომავალი	გადამცემი PHY გამოსცემს სერიულ მონაცემებს.
rx_serial [1:0]	შეყვანა	გადამცემი PHY შეაქვს სერიულ მონაცემებს.
user_led [7:0]	გამომავალი	სტატუსის სიგნალები. ტექნიკის დიზაინი მაგampაკავშირებს ამ ბიტებს სამიზნე დაფაზე LED-ების დასაყენებლად. ცალკეული ბიტები ასახავს შემდეგ სიგნალის მნიშვნელობებს და საათის ქცევას: • [0]: მთავარი გადატვირთვის სიგნალი IP ბირთვზე • [1]: clk_ref-ის გაყოფილი ვერსია • [2]: clk50-ის გაყოფილი ვერსია • [3]: 100 MHz სტატუსის საათის გაყოფილი ვერსია • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

დაკავშირებული ინფორმაცია
ინტერფეისები და სიგნალის აღწერილობები გთავაზობთ 50 GbE IP ძირითადი სიგნალების დეტალურ აღწერას და ინტერფეისებს, რომლებსაც ისინი ეკუთვნის.

50 GbE დიზაინი მაგampლე რეგისტრაცია

ცხრილი 5. 50 გბ ტექნიკის დიზაინი მაგample რეგისტრაცია რუკა
ჩამოთვლის მეხსიერების შედგენილ რეგისტრის დიაპაზონებს ტექნიკის დიზაინისთვის მაგampლე. თქვენ წვდებით ამ რეგისტრებს სისტემის კონსოლში reg_read და reg_write ფუნქციებით.

სიტყვა ოფსეტი	დარეგისტრირდით კატეგორიაში
0x300–0x5FF	50 GbE IP ძირითადი რეგისტრები.
0x4000–0x4C00	Arria 10 დინამიური რეკონფიგურაციის რეგისტრები. სარეგისტრაციო ბაზის მისამართია 0x4000 ჩიხისთვის 0 და 0x4400 ჩიხისთვის 1.

დაკავშირებული ინფორმაცია

• 50 GbE აპარატურის დიზაინის ტესტირება მაგampგვერდი 11 System Console ბრძანებებს IP ბირთვზე და Native PHY რეგისტრებზე წვდომისთვის.
• 50GbE კონტროლისა და სტატუსის რეგისტრის აღწერა აღწერს 50GbE IP ძირითადი რეგისტრებს.

დოკუმენტის რევიზიის ისტორია

ცხრილი 6. 50G Ethernet Design Example მომხმარებლის სახელმძღვანელო გადასინჯვის ისტორია

თარიღი	გათავისუფლება	ცვლილებები
2019.04.03	17.0	დაამატა ბრძანება Xcelium სიმულაციების გასაშვებად.
2017.11.08	17.0	დამატებულია ბმული KDB Answer-ზე, რომელიც უზრუნველყოფს პოტენციური ჯიტერის გამოსავალს Intel Arria® 10 მოწყობილობებზე IP ბირთვში კასკადური ATX PLL-ების გამო. მიმართეთ დიზაინის გენერირება Example 7 გვერდზე და შედგენა და დიზაინის კონფიგურაცია Example Hardware-ში გვერდზე 10. ეს დიზაინი მაგampმომხმარებლის სახელმძღვანელო არ არის განახლებული, რათა აისახოს შენიშვნა: მცირე ცვლილებები დიზაინის გენერაციაში Intel Quartus Prime გამოშვებებში უფრო გვიან, ვიდრე Intel Quartus Prime პროგრამული უზრუნველყოფის გამოშვება v17.0.
2017.05.08	17.0	საწყისი გამოცემა.

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.

დოკუმენტები / რესურსები

intel 50G Ethernet Design Example [pdf] მომხმარებლის სახელმძღვანელო 50G Ethernet დიზაინი მაგample, 50G, Ethernet Design Example, Design Example

ცნობები

• მომხმარებლის სახელმძღვანელო