intel 50G Ethernet-ontwerp Example
50GbE Vinnige Begingids
Die 50GbE IP-kern bied 'n simulasie-toetsbank en 'n hardeware-ontwerp bvample wat samestelling en hardewaretoetsing ondersteun. Wanneer jy die ontwerp genereer bvample, die parameterredigeerder skep outomaties die files nodig om die ontwerp in hardeware te simuleer, saam te stel en te toets. Jy kan die saamgestelde hardeware-ontwerp na 'n Arria 10 GT-toestel aflaai.
Let wel: Hierdie ontwerp example teiken die Arria 10 GT-toestel en vereis 'n 25G-heropnemer. Kontak asseblief u Intel FPGA-verteenwoordiger om navraag te doen oor 'n platform wat geskik is om hierdie hardeware bvample. In sommige gevalle kan 'n lening van toepaslike hardeware beskikbaar wees. Daarbenewens bied Intel 'n samestelling-slegs example projek wat jy kan gebruik om IP-kernarea en tydsberekening vinnig te skat.
Figuur 1. Ontwerp Bvample Gebruik
Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word. *Ander name en handelsmerke kan as die eiendom van ander geëis word.
Ontwerp Bvample Gidsstruktuur
Figuur 2. 50GbE Ontwerp Example Gidsstruktuur
Die hardeware konfigurasie en toets files (die hardeware-ontwerp bvample) is geleë inample_dir>/hardware_test_design. Die simulasie files (toetsbank slegs vir simulasie) is geleë inample_dir>/ bvample_testbench.Die samestelling-enigste ontwerp example is geleë inample_dir>/compilation_test_design.
Simulasieontwerp Bvample komponente
Figuur 3. 50GbE Simulasie Ontwerp Example Blokdiagram
Die simulasie bvample ontwerp topvlak toets file is basic_avl_tb_top.sv Hierdie file instansieer en verbind 'n ATX PLL. Dit bevat 'n taak, send_packets_50g_avl, om 10 pakkies te stuur en te ontvang.
Tabel 1. 50GbE IP Core Testbench File Beskrywings
| File Naam | Beskrywing |
| Toetsbank en Simulasie Files | |
| basic_avl_tb_top.sv | Top-vlak toetsbank file. Die toetsbank instansieer die DUT en voer Verilog HDL-take uit om pakkies te genereer en te aanvaar. |
| Toetsbank-skrifte | |
| run_vsim.do | Die ModelSim-skrip om die toetsbank uit te voer. |
| run_vcs.sh | Die Synopsys VCS-skrip om die toetsbank uit te voer. |
| run_ncsim.sh | Die Cadence NCSim-skrip om die toetsbank uit te voer. |
| run_xcelium.sh | Die Cadence Xcelium*-skrip om die toetsbank te laat loop. |
rdware Ontwerp Bvample komponente
Figuur 4. 50GbE Hardeware Ontwerp Example Hoëvlak Blokdiagram
Die 50GbE hardeware ontwerp bvample sluit die volgende komponente in
- 50GbE IP-kern.
- Kliëntlogika wat die programmering van die IP-kern en pakkiegenerering koördineer.
- ATX PLL om die toestel se transceiver kanale aan te dryf.
- IOPLL om 'n 100 MHz-klok vanaf 'n 50 MHz-invoerklok na die hardeware-ontwerp te genereer, bvample.
- JTAG beheerder wat met die stelselkonsole kommunikeer. U kommunikeer met die kliëntlogika deur die stelselkonsole.
Tabel 2. 50GbE IP Kern Hardeware Ontwerp Bvample File Beskrywings
| File Name | Beskrywing |
| eth_ex_50g.qpf | Quartus Prime-projek file |
| eth_ex_50g.qsf | Quartus projek instellings file |
| eth_ex_50g.sdc | Synopsys Ontwerpbeperkings file. Jy kan dit kopieer en wysig file vir jou eie 50GbE-ontwerp. |
| voortgesit … | |
50GbE Vinnige Begingids
| File Name | Beskrywing |
| eth_ex_50g.v | Topvlak Verilog HDL-ontwerp bvample file |
| algemeen/ | Hardeware-ontwerp bvample ondersteun files |
| hwtest/main.tcl | Hoof file vir toegang tot System Console |
Genereer die Ontwerp Example
Figuur 5. Prosedure
Figuur 6. Eksample Ontwerp-oortjie in die 50GbE-parameterredigeerder
Volg hierdie stappe om die hardeware-ontwerp te genereer, bvample en toetsbank
- Afhangende van of jy die Intel Quartus® Prime Pro Edition-sagteware of die Intel Quartus Prime Standard Edition-sagteware gebruik, voer een van die volgende aksies uit: In die Intel Quartus Prime Pro Edition, klik File ➤ Nuwe Project Wizard om 'n nuwe Quartus Prime-projek te skep, of File ➤ Open Project om 'n bestaande Quartus Prime-projek oop te maak. Die towenaar vra jou om 'n toestel te spesifiseer. In die Intel Quartus Prime Standard Edition-sagteware, in die IP-katalogus (Tools IP Catalog), kies die Arria 10-teikentoestelfamilie.
- In die IP-katalogus, soek en kies 50G Ethernet. Die venster Nuwe IP-variasie verskyn.
- Spesifiseer 'n topvlaknaam vir jou IP-variasie en klik OK. Die parameterredigeerder voeg die topvlak .qsys (in Intel Quartus Prime Standard Edition) of .ip (in Intel Quartus Prime Pro Edition) by file outomaties na die huidige projek. As jy gevra word om die .qsys of .ip handmatig by te voeg file na die projek, klik Projek ➤ Voeg by/Verwyder Files in Projek om die by te voeg file.
- In die Intel Quartus Prime Standard Edition-sagteware moet jy 'n spesifieke Arria 10-toestel in die Toestel-veld kies, of die verstektoestel hou wat die Quartus Prime-sagteware voorstel.
Let wel: Die hardeware-ontwerp bvample oorskryf die keuse met die toestel op die teikenbord. Jy spesifiseer die teikenbord vanaf die kieslys van ontwerp bvample opsies in die Example Ontwerp-oortjie (Stap 8). - Klik OK. Die parameterredigeerder verskyn.
- Op die IP-oortjie, spesifiseer die parameters vir jou IP-kernvariasie.
- Op die Example Ontwerp-oortjie, byvoorbeeldample Ontwerp Files, kies die Simulasie-opsie om die toetsbank te genereer, en kies die Sintese-opsie om die hardeware-ontwerp bv.ample. Slegs Verilog HDL files word gegenereer.
Let wel: 'n Funksionele VHDL IP-kern is nie beskikbaar nie. Spesifiseer slegs Verilog HDL vir jou IP-kernontwerp, bvample. - Kies die Arria 10 GX Transceiver Signal Integrity Development Kit vir Hardware Board.
Let wel: Kontak jou Intel FPGA-verteenwoordiger vir inligting oor 'n platform wat geskik is om hierdie hardeware bvample. - Klik die Genereer Example Ontwerp-knoppie. Die Select Example Ontwerpgids-venster verskyn.
- As jy die ontwerp wil verander bvample gidspad of naam vanaf die verstek wat vertoon word (alt_e50_0_example_design), blaai na die nuwe pad en tik die nuwe ontwerp bvample gids naam (ample_dir>).
- Klik OK.
- Verwys na die KDB-antwoord Hoe kompenseer ek vir die jitter van PLL-kaskade of nie-toegewyde klokpad vir Arria 10 PLL-verwysingsklok? vir 'n oplossing moet jy aansoek doen in die hardware_test_design gids in die .sdc file.
Let wel: Jy moet hierdie KDB-antwoord raadpleeg, want die RX-pad in die 50GbE IP-kern sluit kaskade-PLL's in. Daarom kan die IP-kernhorlosies bykomende jitter in Arria 10-toestelle ervaar. Hierdie KDB-antwoord verduidelik die sagtewarevrystellings waarin die oplossing nodig is.
Verwante inligting
KDB Antwoord: Hoe vergoed ek vir die jitter van PLL-kaskade of nie-toegewyde klokpad vir Arria 10 PLL-verwysingsklok?
Simuleer die 50GbE Design Exampdie toetsbank
Figuur 7. Prosedure
Volg hierdie stappe om die toetsbank te simuleer
- Verander na die toetsbank-simulasiegidsample_dir>/ bvample_toetsbank.
- Begin die simulasieskrip vir die ondersteunde simulator van jou keuse. Die skrif stel die toetsbank saam en laat loop in die simulator. Verwys na die tabel “Stappe om die toetsbank te simuleer”.
- Ontleed die resultate. Die suksesvolle toetsbank stuur tien pakkies, ontvang tien pakkies en vertoon "Toetsbank voltooi."
Tabel 3. Stappe om die toetsbank te simuleer
| Simulator | Instruksies |
| ModelSim | In die opdragreël, tik vsim -do run_vsim.do
As jy verkies om te simuleer sonder om die ModelSim GUI op te roep, tik vsim -c -do run_vsim.do Let wel: Die ModelSim* – Intel FPGA Edition-simulator het nie die kapasiteit om hierdie IP-kern te simuleer nie. Jy moet 'n ander ondersteunde ModelSim-simulator soos ModelSim SE gebruik. |
| NCSim | In die opdragreël, tik sh run_ncsim.sh |
| VCS | Tik in die opdragreël sh run_vcs.sh |
| Xcelium | In die opdragreël, tik sh run_xcelium.sh |
Die suksesvolle toetslopie vertoon uitset wat die volgende gedrag bevestig
- Wag vir RX-klok om te vestig
- Druk PHY-status
- Stuur 10 pakkies
- Ontvang 10 pakkies
- Wys tans "Toetsbank voltooi."
Die volgende aample uitset illustreer 'n suksesvolle simulasietoetslopie
- #Ref-klok word op 625 MHz laat loop sodat heelgetalle vir alle klokperiodes gebruik kan word.
- #Vermenigvuldig gerapporteerde frekwensies met 33/32 om werklike klokfrekwensies te kry.
- #Wag vir RX-belyning
- #RX deskew gesluit
- #RX-baanbelyning gesluit
- #TX geaktiveer
- #**Stuur pakkie 1 …
- #**Stuur pakkie 2 …
- #**Stuur pakkie 3 …
- #**Stuur pakkie 4 …
- #**Stuur pakkie 5 …
- #**Stuur pakkie 6 …
- #**Stuur pakkie 7 …
- #**Ontvang pakkie 1…
- #**Stuur pakkie 8 …
- #**Ontvang pakkie 2…
- #**Stuur pakkie 9 …
- #**Ontvang pakkie 3…
- #**Stuur pakkie 10 …
- #**Ontvang pakkie 4…
- #**Ontvang pakkie 5…
- #**Ontvang pakkie 6…
- #**Ontvang pakkie 7…
- #**Ontvang pakkie 8…
- #**Ontvang pakkie 9…
- #**Ontvang pakkie 10…
- #**
- #** Toetsbank voltooi.
- #**
- #****************************************
Samestelling en konfigurasie van die ontwerp Bvample in Hardeware
Om die hardeware-ontwerp saam te stel, bvample en konfigureer dit op jou Arria 10 GT-toestel, volg hierdie stappe
- Verseker hardeware ontwerp bvampdie generasie is voltooi.
- In die Intel Quartus Prime-sagteware, maak die Intel Quartus Prime-projek oopample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Voordat u saamstel, maak seker dat u die oplossing vanaf die KDB Antwoord geïmplementeer het. Hoe vergoed ek vir die jitter van PLL-kaskade of nie-toegewyde klokpad vir Arria 10 PLL-verwysingsklok? indien relevant vir jou sagtewarevrystelling.
- Op die Verwerking kieslys, klik Begin samestelling.
- Nadat jy 'n SRAM-voorwerp genereer file .sof, volg hierdie stappe om die hardeware-ontwerp bvample op die Arria 10-toestel:
- Op die Tools-kieslys, klik Programmer.
- Klik in die programmeerder op Hardware Setup.
- Kies 'n programmeringstoestel.
- Kies en voeg die Arria 10 GT-bord met 25G-heropnemer by jou Intel Quartus Prime-sessie.
- Maak seker dat Mode op J gestel isTAG.
- Kies die Arria 10-toestel en klik Voeg toestel by. Die Programmeerder vertoon 'n blokdiagram van die verbindings tussen die toestelle op jou bord.
- Merk die blokkie vir die .sof in die ry met jou .sof.
- Merk die blokkie in die Program/Configure-kolom.
- Klik Start
Let wel: Hierdie ontwerp example teiken die Arria 10 GT-toestel. Kontak asseblief u Intel FPGA-verteenwoordiger om navraag te doen oor 'n platform wat geskik is om hierdie hardeware bvample
Verwante inligting
- KDB Antwoord: Hoe kompenseer ek vir die jitter van PLL-kaskade of nie-toegewyde klokpad vir Arria 10 PLL-verwysingsklok?
- Inkrementele samestelling vir hiërargiese en spangebaseerde ontwerp
- Programmering van Intel FPGA-toestelle
Toets die 50GbE Hardware Design Example
Nadat u die 50GbE IP-kernontwerp saamgestel het, bvample en konfigureer dit op jou Arria 10 GT-toestel, kan jy die Stelselkonsole gebruik om die IP-kern en sy ingebedde Native PHY IP-kernregisters te programmeer. Om die stelselkonsole aan te skakel en die hardeware-ontwerp te toets, bvample, volg hierdie stappe:
- Nadat die hardeware-ontwerp bvample is gekonfigureer op die Arria 10-toestel, in die Intel Quartus Prime-sagteware, op die Tools-kieslys, klik System Debugging Tools ➤ System Console.
- In die Tcl-konsole-paneel, tik cd hwtest om die gids te veranderample_dir>/hardware_test_design/hwtest.
- Tik source main.tcl om 'n verbinding met die JTAG meester.
Jy kan die IP-kern programmeer met die volgende ontwerp, bvample opdragte
- chkphy_status: Vertoon die klokfrekwensies en PHY-slotstatus.
- start_pkt_gen: Begin die pakkiegenerator.
- stop_pkt_gen: Stop die pakkiegenerator.
- loop_on: Skakel interne reeksherhaling aan
- loop_off: Skakel interne seriële teruglus af.
- reg_lees : Wys die IP-kernregisterwaarde by .
- reg_skryf : Skryf na die IP-kernregister by adres .
Verwante inligting
- 50GbE Ontwerp Example Registers op bladsy 13 Registreer kaart vir hardeware-ontwerp bvample.
- Ontleed en ontfout ontwerpe met stelselkonsole
Ontwerp Bvample Beskrywing
Die ontwerp example demonstreer die funksies van die 50GbE-kern met transceiver-koppelvlak wat aan die IEEE 802.3ba-standaard CAUI-4-spesifikasie voldoen. U kan die ontwerp uit die Example Ontwerp-oortjie in die 50GbE-parameterredigeerder. Om die ontwerp te genereer, bvample, moet jy eers die parameterwaardes stel vir die IP-kernvariasie wat jy van plan is om in jou eindproduk te genereer. Genereer die ontwerp bvample skep 'n kopie van die IP-kern; die toetsbank en hardeware-ontwerp bvample gebruik hierdie variasie as die DUT. As jy nie die parameterwaardes vir die DUT stel om by die parameterwaardes in jou eindproduk te pas nie, sal die ontwerp bvample wat jy genereer, oefen nie die IP-kernvariasie uit wat jy beoog nie.
Let wel: Die toetsbank demonstreer 'n basiese toets van die IP-kern. Dit is nie bedoel om 'n plaasvervanger vir 'n volledige verifikasie-omgewing te wees nie. Jy moet meer uitgebreide verifikasie van jou eie 50GbE-ontwerp in simulasie en in hardeware uitvoer.
Verwante inligting
Intel Arria® 10 50 Gbps Ethernet IP Core Gebruikersgids
Ontwerp Bvample Gedrag
Die toetsbank stuur verkeer deur die IP-kern en oefen die versendingkant en ontvangkant van die IP-kern uit. In die hardeware-ontwerp bvample, jy kan die IP-kern in interne seriële teruglusmodus programmeer en verkeer genereer aan die uitsaaikant wat deur die ontvangkant teruglus.
Ontwerp Bvample Interface Seine
Die 50GbE-toetsbank is selfstandig en vereis nie dat jy enige insetseine aandryf nie.
Tabel 4. 50GbE Hardeware Ontwerp Example Interface Seine
| Sein | Rigting | Kommentaar |
|
klk50 |
Invoer |
Ry teen 50 MHz. Die bedoeling is om dit vanaf 'n 50 Mhz-ossillator op die bord te bestuur. |
| klk_ref | Invoer | Ry teen 644.53125 MHz. |
|
cpu_resetn |
Invoer |
Stel die IP-kern terug. Aktiewe laag. Ry die globale harde reset csr_reset_n na die IP-kern. |
| voortgesit … | ||
Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word. *Ander name en handelsmerke kan as die eiendom van ander geëis word.
| Sein | Rigting | Kommentaar |
| tx_serial[1:0] | Uitset | Transceiver PHY uitvoer reeks data. |
| rx_reeks[1:0] | Invoer | Transceiver PHY invoer reeksdata. |
|
user_led[7:0] |
Uitset |
Status seine. Die hardeware-ontwerp bvample verbind hierdie stukkies om LED's op die teikenbord aan te dryf. Individuele bisse weerspieël die volgende seinwaardes en klokgedrag:
• [0]: Hoof-terugstellingsein na IP-kern • [1]: Verdeelde weergawe van clk_ref • [2]: Verdeelde weergawe van clk50 • [3]: Verdeelde weergawe van 100 MHz-statusklok • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Verwante inligting
Koppelvlakke en seinbeskrywings Verskaf gedetailleerde beskrywings van die 50GbE IP-kernseine en die koppelvlakke waaraan hulle behoort.
50GbE Ontwerp Example Registers
Tabel 5. 50GbE Hardeware Ontwerp Example Register Kaart
Lys die geheue-gekarteer registerreekse vir die hardeware-ontwerp bvample. Jy kry toegang tot hierdie registers met die reg_read en reg_write funksies in die stelselkonsole.
| Woordverskuiwing | Registreer Kategorie |
| 0x300–0x5FF | 50GbE IP-kernregisters. |
| 0x4000–0x4C00 | Arria 10 dinamiese herkonfigurasieregisters. Registerbasisadres is 0x4000 vir baan 0 en 0x4400 vir baan 1. |
Verwante inligting
- Toets die 50GbE Hardware Design Example op bladsy 11 Stelselkonsole-opdragte om toegang tot die IP-kern en Native PHY-registers te verkry.
- 50GbE-beheer- en statusregisterbeskrywings Beskryf die 50GbE IP-kernregisters.
Dokument Hersieningsgeskiedenis
Tabel 6. 50G Ethernet Ontwerp Example Gebruikersgids Hersieningsgeskiedenis
| Datum | Loslaat | Veranderinge |
| 2019.04.03 | 17.0 | Het die opdrag bygevoeg om Xcelium-simulasies uit te voer. |
|
2017.11.08 |
17.0 |
Bygevoeg skakel na KDB-antwoord wat oplossing bied vir potensiële jitter op Intel Arria® 10-toestelle as gevolg van kaskade ATX PLL's in die IP-kern.
Verwys na Genereer die Ontwerp Example op bladsy 7 en Samestelling en Die opstel van die ontwerp Bvample in Hardeware op bladsy 10. Hierdie ontwerp example gebruikersgids is nie opgedateer om te weerspieël nie Let wel: klein veranderinge in ontwerpgenerering in Intel Quartus Prime-vrystellings later as die Intel Quartus Prime-sagtewarevrystelling v17.0. |
| 2017.05.08 | 17.0 | Aanvanklike publieke vrystelling. |
Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word. *Ander name en handelsmerke kan as die eiendom van ander geëis word.
Dokumente / Hulpbronne
 |
intel 50G Ethernet-ontwerp Example [pdf] Gebruikersgids 50G Ethernet Ontwerp Bvample, 50G, Ethernet Design Example, Ontwerp Example |
