Intel 50G Etherneti disain Example Kasutusjuhend

Sisu peita

1 Intel 50G Etherneti disain Example

2 50GbE kiirjuhend

3 Disain ntample Kataloogistruktuur

4 Simulatsiooni disain ntample Komponendid

5 Disaini loomine Example

6 50GbE disaini simuleerimine Example Testbench

7 Disain ntample Kirjeldus

8 50GbE disain Example Registrid

9 Dokumendid / Ressursid

9.1 Viited

10 Seotud postitused

Intel 50G Etherneti disain Example

50GbE kiirjuhend

50GbE IP-tuum pakub simulatsioonitesti ja riistvaradisaini ntample, mis toetab kompileerimist ja riistvara testimist. Kui loote kujunduse ntample, loob parameetriredaktor automaatselt fileon vajalik disaini simuleerimiseks, kompileerimiseks ja testimiseks riistvaras. Koostatud riistvarakujunduse saate alla laadida Arria 10 GT seadmesse.

Märkus. See disain example sihib Arria 10 GT seadet ja vajab 25G retimerit. Selle riistvara käitamiseks sobiva platvormi kohta päringu saamiseks võtke ühendust oma Inteli FPGA esindajagaample. Mõnel juhul võib laenutada sobivat riistvara. Lisaks pakub Intel ainult koostamiseks mõeldud eksample projekt, mille abil saate kiiresti hinnata IP-tuuma pindala ja ajastust.

Joonis 1. Disain Example Kasutamine

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

Disain ntample Kataloogistruktuur

Joonis 2. 50GbE disain Example Kataloogistruktuur

Riistvara konfiguratsioon ja test files (riistvara disain ntample) asuvadample_dir>/hardware_test_design. Simulatsioon files (ainult simulatsiooni katsestend) asuvadample_dir>/ ntample_testbench.Ainult koostamiseks mõeldud kujundus ntample asub linnasample_dir>/compilation_test_design.

Simulatsiooni disain ntample Komponendid

Joonis 3. 50GbE simulatsiooni disain Näitample plokkskeem

Simulatsioon ntample disaini tipptaseme test file on basic_avl_tb_top.sv See file loob ja ühendab ATX PLL-i. See sisaldab ülesannet send_packets_50g_avl 10 paketi saatmiseks ja vastuvõtmiseks.

Tabel 1. 50GbE IP Core Testbench File Kirjeldused

File Nimi	Kirjeldus
Testpink ja simulatsioon Files
basic_avl_tb_top.sv	Tipptasemel katselaud file. Testbench loob DUT-i ja käitab Verilog HDL-i ülesandeid, et luua ja vastu võtta pakette.
Testbenchi skriptid
run_vsim.do	ModelSimi skript testbenchi käitamiseks.
run_vcs.sh	Synopsys VCS-i skript testbenndi käitamiseks.
run_ncsim.sh	Cadence NCSim skript testbenchi käitamiseks.
run_xcelium.sh	Cadence Xceliumi* skript testbenchi käitamiseks.

rdware Design Example Komponendid

Joonis 4. 50GbE riistvara disain Example kõrgetasemeline plokkskeem

50GbE riistvara disain example sisaldab järgmisi komponente

50GbE IP-tuum.
Kliendiloogika, mis koordineerib IP-tuuma ja pakettide genereerimise programmeerimist.

ATX PLL, et juhtida seadme transiiveri kanaleid.
IOPLL genereerib 100 MHz kella 50 MHz sisendkellast kuni riistvarakujunduseniample.

JTAG kontroller, mis suhtleb süsteemikonsooliga. Suhtlete kliendiloogikaga süsteemikonsooli kaudu.

Tabel 2. 50GbE IP-tuuma riistvara disain Näitample File Kirjeldused

File Nimed	Kirjeldus
eth_ex_50g.qpf	Quartus Prime projekt file
eth_ex_50g.qsf	Quartuse projekti seaded file
eth_ex_50g.sdc	Sünopsia disainipiirangud file. Saate seda kopeerida ja muuta file teie enda 50GbE disaini jaoks.
*jätkus…*

50GbE kiirjuhend

File Nimed	Kirjeldus
eth_ex_50g.v	Tipptasemel Verilog HDL disain example file
tavaline/	Riistvara disain ntample toetada files
hwtest/main.tcl	Peamine file süsteemikonsooli juurdepääsuks

Disaini loomine Example

Joonis 5. Protseduur

Joonis 6. Näideample Disain vahekaart 50GbE parameetrite redaktoris

Järgige neid samme, et luua riistvarakujundus ntample ja testbench

Olenevalt sellest, kas kasutate tarkvara Intel Quartus® Prime Pro Edition või Intel Quartus Prime Standard Editioni tarkvara, tehke üks järgmistest toimingutest: Intel Quartus Prime Pro Editionis klõpsake nuppu File ➤ Uue projektiviisard uue Quartus Prime'i projekti loomiseks või File ➤ Olemasoleva Quartus Prime'i projekti avamiseks avage projekt. Viisard palub teil määrata seadme. Intel Quartus Prime Standard Editioni tarkvara IP-kataloogis (Tools IP Catalog) valige Arria 10 sihtseadmete perekond.
IP-kataloogis leidke ja valige 50G Ethernet. Ilmub aken New IP Variation.

Määrake oma IP-variatsioonile tipptaseme nimi ja klõpsake nuppu OK. Parameetriredaktor lisab tipptasemel .qsys (Intel Quartus Prime Standard Editionis) või .ip (Intel Quartus Prime Pro Editionis) file automaatselt praegusesse projekti. Kui teil palutakse faili .qsys või .ip käsitsi lisada file projekti jaoks klõpsake nuppu Projekt ➤ Lisa/Eemalda Files projekti lisamiseks file.
Tarkvaras Intel Quartus Prime Standard Edition peate valima väljal Device konkreetse Arria 10 seadme või säilitama Quartus Prime'i tarkvara pakutud vaikeseadme.
Märkus. Riistvara disain ntample kirjutab valiku sihtplaadil oleva seadmega üle. Sihtplaadi määrate kujunduse menüüst ntample valikud Exampvahekaart Kujundus (8. samm).

Klõpsake nuppu OK. Ilmub parameetriredaktor.
Määrake vahekaardil IP oma IP-tuumavariatsiooni parameetrid.

On Example Disain vahekaart, ntample Kujundus Files, valige teststendi loomiseks suvand Simulatsioon ja riistvarakujunduse genereerimiseks valige suvand Sünteesample. Ainult Verilog HDL files on loodud.
Märkus. Funktsionaalne VHDL-i IP-tuum pole saadaval. Määrake oma IP-tuuma disaini jaoks ainult Verilog HDL, ntample.
Riistvaraplaadi jaoks valige Arria 10 GX transiiveri signaali terviklikkuse arenduskomplekt.
Märkus. Selle riistvara käitamiseks sobiva platvormi kohta teabe saamiseks võtke ühendust oma Inteli FPGA esindajagaample.

Klõpsake nuppu Genereeri eksample Disain nupp. Vali ExampIlmub aken Design Directory.
Kui soovite kujundust muuta, ntample kataloogi tee või nimi kuvatavatest vaikeväärtustest (alt_e50_0_example_design), sirvige uut teed ja tippige uus kujundus example kataloogi nimi (ample_dir>).
Klõpsake nuppu OK.
Vaadake KDB vastust. Kuidas kompenseerida PLL-i kaskaadse või mittespetsiaalse kellatee värinat Arria 10 PLL-i võrdluskella jaoks? lahenduse leidmiseks peaksite taotlema faili .sdc kataloogis hardware_test_design file.

Märkus. Peate tutvuma selle KDB vastusega, kuna 50GbE IP-tuuma RX-tee sisaldab kaskaaditud PLL-e. Seetõttu võivad Arria 10 seadmetes IP-tuumakellad kogeda täiendavat värinat. See KDB vastus selgitab tarkvaraversioone, mille puhul on vajalik lahendus.

Seotud teave
KDB vastus: Kuidas kompenseerida Arria 10 PLL-i võrdluskella PLL-i kaskaadse või mittespetsiaalse kellatee värinat?

50GbE disaini simuleerimine Example Testbench

Joonis 7. Protseduur

Järgige neid samme katsestendi simuleerimiseks

Minge testbench simulatsiooni kataloogiample_dir>/ ntample_testbench.
Käivitage simulatsiooniskript teie valitud toetatud simulaatori jaoks. Skript kompileerib ja käivitab simulaatoris testimise. Vaadake tabelit "Testistendi simuleerimise sammud".
Analüüsige tulemusi. Edukas testpank saadab kümme paketti, võtab vastu kümme paketti ja kuvab teade "Testbench complete".

Tabel 3. Testbenchi simuleerimise sammud

Simulaator	Juhised
ModelSim	Tippige käsureale vsim -do run_vsim.do Kui eelistate simuleerida ilma ModelSim GUI-d avamata, tippige vsim -c -do run_vsim.do Märkus. ModelSim* – Intel FPGA Editioni simulaator ei suuda seda IP-tuuma simuleerida. Peate kasutama mõnda muud toetatud ModelSimi simulaatorit, näiteks ModelSim SE.
NCSim	Tippige käsureale sh run_ncsim.sh
VCS	Tippige käsureale sh run_vcs.sh
Xcelium	Tippige käsureale sh run_xcelium.sh

Edukas testkäivitus kuvab väljundi, mis kinnitab järgmist käitumist

Ootab RX-kella settimist
PHY oleku printimine
Saadan 10 pakki
10 paki vastuvõtmine

Kuvatakse teade "Testbench complete".

Järgmised sample väljund illustreerib edukat simulatsiooni testimist

#Ref clock töötab sagedusel 625 MHz, nii et täisarve saab kasutada kõigi kellaperioodide jaoks.

#Tegelike kellasageduste saamiseks korrutage teatatud sagedused 33/32-ga.
#Ootan RX-i joondamist
#RX deskew lukustatud

#RX sõiduraja joondus lukustatud
#TX lubatud
#** 1. paketi saatmine…

#** 2. paketi saatmine…
#** 3. paketi saatmine…
#** 4. paketi saatmine…

#** 5. paketi saatmine…
#** 6. paketi saatmine…
#** 7. paketi saatmine…

#**Saadud pakett 1…
#** 8. paketi saatmine…
#**Saadud pakett 2…

#** 9. paketi saatmine…
#**Saadud pakett 3…
#** 10. paketi saatmine…

#**Saadud pakett 4…
#**Saadud pakett 5…
#**Saadud pakett 6…

#**Saadud pakett 7…
#**Saadud pakett 8…
#**Saadud pakett 9…

#**Saadud pakett 10…
#**
#** Testbench on valmis.

#**
#********************************************

Disaini koostamine ja konfigureerimine Example riistvaras

Riistvaradisaini koostamiseks ntample ja konfigureerige see oma Arria 10 GT seadmes, järgige neid samme

Tagada riistvara disain ntamppõlvkond on lõppenud.
Avage Intel Quartus Prime'i tarkvaras projekt Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Enne kompileerimist veenduge, et olete rakendanud lahenduse KDB-st. Vastus Kuidas kompenseerida PLL-i kaskaadse või mittespetsiaalse kellatee värinat Arria 10 PLL-i võrdluskella jaoks? kui see on teie tarkvaraväljaande jaoks asjakohane.
Menüüs Töötlemine klõpsake nuppu Alusta kompileerimist.
Pärast SRAM-i objekti loomist file .sof, järgige neid samme, et programmeerida riistvarakujundus ntample Arria 10 seadmes:

Menüüs Tööriistad klõpsake nuppu Programmeerija.
Programmeerijas klõpsake nuppu Riistvara häälestus.
Valige programmeerimisseade.

Valige ja lisage oma Intel Quartus Prime seansile 10G retimeriga Arria 25 GT plaat.
Veenduge, et režiimiks on valitud JTAG.
Valige seade Arria 10 ja klõpsake nuppu Lisa seade. Programmeerija kuvab teie pardal olevate seadmete vaheliste ühenduste plokkskeemi.

Märkige oma .sof-i real märkeruut faili .sof jaoks.
Märkige ruut veerus Program/Configure.
Klõpsake nuppu Start

Märkus. See disain example sihib seadet Arria 10 GT. Selle riistvara käitamiseks sobiva platvormi kohta päringu saamiseks võtke ühendust oma Inteli FPGA esindajagaample

Seotud teave

KDB vastus: Kuidas kompenseerida Arria 10 PLL referentskella PLL-i kaskaad- või mittespetsiaalse kellatee värinat?

Hierarhilise ja meeskonnapõhise disaini järkjärguline koostamine
Inteli FPGA seadmete programmeerimine

50GbE riistvaradisaini testimine Example

Pärast 50GbE IP-tuuma kujunduse koostamist ntample ja konfigureerige see oma Arria 10 GT seadmes, saate süsteemikonsooli abil programmeerida IP-tuuma ja selle manustatud PHY IP-tuumaregistrid. Süsteemikonsooli sisselülitamiseks ja riistvara disaini testimiseks, ntample, järgige neid samme:

Pärast riistvara disaini example on konfigureeritud Arria 10 seadmes, klõpsake Intel Quartus Prime'i tarkvara menüüs Tööriistad käsku Süsteemi silumistööriistad ➤ Süsteemikonsool.
Tcl-konsooli paanil tippige kataloogi muutmiseks cd hwtestample_dir>/hardware_test_design/hwtest.

Tippige lähtekoodiga main.tcl, et avada ühendus J-gaTAG meister.

IP-tuuma saate programmeerida järgmise kujundusega, ntample käsud

chkphy_status: kuvab kella sagedused ja PHY lukustuse oleku.

start_pkt_gen: Käivitab paketigeneraatori.
stop_pkt_gen: peatab pakettide generaatori.
loop_on: lülitab sisse sisemise jada tagasisilmuse

loop_off: lülitab sisemise jada tagasisilmuse välja.
reg_read : tagastab IP-tuumregistri väärtuse .
reg_write : Kirjutab IP-tuumregistrisse aadressil .

Seotud teave

50GbE disain Example Registrid lk 13 Riistvara projekteerimise registrikaart ntample.
Disainilahenduste analüüsimine ja silumine süsteemikonsooliga

Disain ntample Kirjeldus

Disain example demonstreerib IEEE 50ba standardi CAUI-802.3 spetsifikatsioonile vastava transiiveri liidesega 4GbE südamiku funktsioone. Saate luua kujunduse Example Disain vahekaart 50GbE parameetriredaktoris. Disaini genereerimiseks ntample, peate esmalt määrama parameetrite väärtused selle IP-tuuma variatsiooni jaoks, mida kavatsete oma lõpptootes luua. Disaini loomine ntample loob IP-tuuma koopia; katselaud ja riistvara disain ntampkasutage seda variatsiooni DUT-na. Kui te ei määra DUT-i parameetriväärtusi nii, et need vastaksid teie lõpptoote parameetriväärtustele, on disainilahendus ntampgenereeritav le ei kasuta teie kavandatud IP-tuumvariatsiooni.

Märkus. Teststend demonstreerib IP-südamiku põhitesti. See ei ole mõeldud täieliku kinnituskeskkonna asendamiseks. Peate oma 50GbE disaini põhjalikumalt kontrollima simulatsioonis ja riistvaras.

Seotud teave
Intel Arria® 10 50Gbps Ethernet IP Core kasutusjuhend

Disain ntample käitumine
Testpink saadab liiklust läbi IP-tuuma, rakendades IP-tuuma edastus- ja vastuvõtupoolt. Riistvara disainis ntample, saate programmeerida IP-tuuma sisemise jada tagasilülituse režiimis ja genereerida liiklust edastuspoolel, mis loob tagasi läbi vastuvõtupoole.

Disain ntample liidese signaalid
50GbE testpink on iseseisev ja ei nõua sisendsignaalide juhtimist.

Tabel 4. 50GbE riistvara disain Example liidese signaalid

Signaal	Suund	Kommentaarid
clk50	Sisend	Sõida 50 MHz. Eesmärk on juhtida seda plaadil olevast 50 Mhz ostsillaatorist.
clk_ref	Sisend	Sõida 644.53125 MHz.
cpu_resetn	Sisend	Lähtestab IP-tuuma. Aktiivne madal. Juhib globaalse kõva lähtestamise csr_reset_n IP-tuumikule.
*jätkus…*

Signaal	Suund	Kommentaarid
tx_serial [1:0]	Väljund	Transiiveri PHY väljundi jadaandmed.
rx_serial [1:0]	Sisend	Transiiver PHY sisend jadaandmed.
user_led[7:0]	Väljund	Olekusignaalid. Riistvara disain ntample ühendab need bitid sihtplaadil asuvate ajami LED-idega. Üksikud bitid peegeldavad järgmisi signaali väärtusi ja kella käitumist: • [0]: IP-tuuma põhilähtestussignaal • [1]: faili clk_ref jagatud versioon • [2]: clk50 jagatud versioon • [3]: 100 MHz olekukella jagatud versioon • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Seotud teave
Liidesed ja signaalide kirjeldused Annab üksikasjalikud kirjeldused 50GbE IP-tuumsignaalide ja liideste kohta, kuhu need kuuluvad.

50GbE disain Example Registrid

Tabel 5. 50GbE riistvara disain Example Registreeri Kaart
Loetleb riistvaradisaini mälukaardistatud registrivahemikud ntample. Nendele registritele pääsete juurde süsteemikonsooli funktsioonidega reg_read ja reg_write.

Sõnanihe	Registreeri kategooria
0x300–0x5FF	50GbE IP-tuumaregistrid.
0x4000–0x4C00	Arria 10 dünaamilist ümberseadistusregistrit. Registri baasaadress on 0. raja jaoks 4000x0 ja 0. raja jaoks 4400x1.

Seotud teave

50GbE riistvaradisaini testimine Example leheküljel 11 Süsteemikonsooli käsud, et pääseda ligi IP-tuuma- ja PHY-registritele.
50GbE juhtimis- ja olekuregistri kirjeldused Kirjeldab 50GbE IP-tuumaregistreid.

Dokumendi läbivaatamise ajalugu

Tabel 6. 50G Etherneti disain Näidample Kasutusjuhendi läbivaatamise ajalugu

Kuupäev	Vabasta	Muudatused
2019.04.03	17.0	Lisati käsk Xceliumi simulatsioonide käivitamiseks.
2017.11.08	17.0	Lisatud link KDB vastusele, mis pakub lahendust võimalikule värinale Intel Arria® 10 seadmetes, mis on tingitud IP-tuuma ATX PLL-ide kaskaadidest. Viidata Disaini loomine Example lk 7 ja Koostamine ja Disaini konfigureerimine Example riistvaras leheküljel 10. See disain exampkasutusjuhendit ei ole selle kajastamiseks uuendatud Märkus. väikesed muudatused kujunduse genereerimises Intel Quartus Prime'i väljaannetes, mis on hiljem kui Intel Quartus Prime'i tarkvara väljalase v17.0.
2017.05.08	17.0	Esialgne avalik väljalase.

Dokumendid / Ressursid

Intel 50G Etherneti disain Example [pdfKasutusjuhend
50G Etherneti disain Example, 50G, Etherneti disain Example, Disain Example

Viited

Kasutusjuhend

Intel 50G Etherneti disain Example

50GbE kiirjuhend

Disain ntample Kataloogistruktuur

Simulatsiooni disain ntample Komponendid

Disaini loomine Example

50GbE disaini simuleerimine Example Testbench

Disain ntample Kirjeldus

50GbE disain Example Registrid

Dokumendid / Ressursid

Viited

Jäta kommentaar

Tühista vastus