intel 50G Ethernet Design Example alakaʻi hoʻohana

ʻIkepili huna

1 intel 50G Ethernet Design Example

2 50GbE alakaʻi hoʻomaka wikiwiki

3 Hoʻolālā Example Papa kuhikuhi

4 Hoʻolālā Hoʻohālikelike Example Nā ʻāpana

5 Hana ʻana i ka Design Example

6 Hoʻohālike i ka 50GbE Design Example Hōʻikeʻike

7 Hoʻolālā Example Wehewehe

8 50GbE Hoʻolālā Example Kakau inoa

9 Palapala / Punawai

9.1 Nā kuhikuhi

10 Nā leka pili

intel 50G Ethernet Design Example

50GbE alakaʻi hoʻomaka wikiwiki

Hāʻawi ka 50GbE IP core i kahi hoʻokolohua simulation a me kahi hoʻolālā ʻenehana example e kākoʻo ana i ka hoʻopili ʻana a me ka hoʻāʻo ʻana i nā lako. Ke hana ʻoe i ka hoʻolālā example, hana 'akomi ka mea hooponopono parameter i ka files pono e simulate, hōʻuluʻulu, a ho'āʻo i ka hoʻolālā i ka lako. Hiki iā ʻoe ke hoʻoiho i ka hoʻolālā hāmeʻa i hui ʻia i kahi hāmeʻa Arria 10 GT.

Nānā: ʻO kēia hoʻolālā exampHoʻopili ʻo ia i ka hāmeʻa Arria 10 GT a koi i kahi 25G retimer. E ʻoluʻolu e kelepona i kāu ʻelele Intel FPGA e nīnau e pili ana i kahi kahua kūpono no ka holo ʻana i kēia hāmeʻa example. I kekahi manawa hiki ke loaʻa kahi hōʻaiʻē o nā lako lako kūpono. Eia kekahi, hāʻawi ʻo Intel i kahi ex compilation-onlyampka papahana hiki iā ʻoe ke hoʻohana no ka hoʻohālikelike wikiwiki ʻana i ka wahi IP a me ka manawa.

Kiʻi 1. Hoʻolālā Example Hoʻohana

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Hoʻolālā Example Papa kuhikuhi

Kiʻi 2. 50GbE Design Example Papa kuhikuhi

ʻO ka hoʻonohonoho lako a me ka hoʻāʻo files (ka hoʻolālā ʻenehana example) aia maample_dir>/hardware_test_design. ʻO ka hoʻohālike files (testbench no ka simulation wale nō) aia i lokoample_dir>/ example_testbench. ʻO ka hoʻolālā hui-wale nō exampAia ka le maample_dir>/compilation_test_design.

Hoʻolālā Hoʻohālikelike Example Nā ʻāpana

Kiʻi 3. 50GbE Hoʻolālā Hoʻolālā Example Palapala Kii

ʻO ka hoʻohālikelike example design top-level ho'āʻo file he basic_avl_tb_top.sv keia file hoʻopili a hoʻopili i kahi ATX PLL. Aia kekahi hana, send_packets_50g_avl, e hoʻouna a loaʻa i 10 mau ʻeke.

Papa 1. 50GbE IP Core Testbench File Nā wehewehe

File inoa	wehewehe
Hoʻokolo a me ka Simulation Files
basic_avl_tb_top.sv	pae hoʻāʻo pae kiʻekiʻe file. Hoʻomaka ka testbench i ka DUT a holo i nā hana Verilog HDL e hana a ʻae i nā ʻeke.
Nā Palapala Hōʻikeʻike
run_vsim.do	ʻO ka palapala ModelSim e holo i ka papa hōʻike.
run_vcs.sh	ʻO ka palapala Synopsys VCS e holo i ka papa hōʻike.
run_ncsim.sh	ʻO ka palapala Cadence NCSim e holo i ka papa hōʻike.
run_xcelium.sh	ʻO ka palapala Cadence Xcelium* e holo i ka papa hoʻāʻo.

rdware Design Example Nā ʻāpana

Kiʻi 4. 50GbE Mea Hana Hana Example Kiekie Kiekie Block Diagram

ʻO ka 50GbE mīkini hoʻolālā example e komo i keia mau mea

50GbE IP kumu.
ʻO ka loiloi mea kūʻai aku e hoʻonohonoho i ka hoʻonohonoho ʻana o ka IP core a me ka hana packet.

ATX PLL e hoʻokele i nā ala transceiver.
IOPLL e hoʻopuka i kahi uaki 100 MHz mai kahi uaki hoʻokomo 50 MHz i ka hoʻolālā ʻenehana example.

JTAG mea hoʻoponopono e kamaʻilio me ka System Console. Ke kamaʻilio nei ʻoe me ka loiloi mea kūʻai aku ma o ka System Console.

Papa 2. 50GbE IP Core Hardware Design Example File Nā wehewehe

File Na inoa	wehewehe
eth_ex_50g.qpf	Pāhana Quartus Prime file
eth_ex_50g.qsf	Nā hoʻonohonoho papahana Quartus file
eth_ex_50g.sdc	Nā Palena Hoʻolālā Synopsys file. Hiki iā ʻoe ke kope a hoʻololi i kēia file no kāu hoʻolālā 50GbE ponoʻī.
*hoʻomau…*

50GbE alakaʻi hoʻomaka wikiwiki

File Na inoa	wehewehe
eth_ex_50g.v	Hoʻolālā kiʻekiʻe ʻo Verilog HDL example file
maʻamau/	Hoʻolālā paʻahana example kākoʻo files
hwtest/main.tcl	Nui file no ke komo ʻana i ka System Console

Hana ʻana i ka Design Example

Kiʻi 5. Kaʻina hana

Kiʻi 6. Example Design Tab i ka 50GbE Parameter Editor

E hahai i kēia mau ʻanuʻu e hoʻohua i ka hoʻolālā ʻenehana example and testbench

Ma muli o ka hoʻohana ʻana i ka polokalamu Intel Quartus® Prime Pro Edition a i ʻole ka polokalamu Intel Quartus Prime Standard Edition, e hana i kekahi o kēia mau hana: Ma ka Intel Quartus Prime Pro Edition, kaomi File ➤ New Project Wizard e hana i kahi papahana Quartus Prime hou, a i ʻole File ➤ Open Project e wehe i kahi papahana Quartus Prime. Koi ka wizard iā ʻoe e kuhikuhi i kahi mea hana. Ma ka polokalamu Intel Quartus Prime Standard Edition, ma ka IP Catalog (Tools IP Catalog), e koho i ka ʻohana mea hoʻohana ʻia ʻo Arria 10.
Ma ka IP Catalog, e huli a koho i ka 50G Ethernet. Hōʻike ʻia ka puka aniani IP Variation hou.

E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP a kaomi iā OK. Hoʻohui ka mea hoʻoponopono hoʻohālikelike i ka .qsys kiʻekiʻe (ma Intel Quartus Prime Standard Edition) a i ʻole .ip (ma Intel Quartus Prime Pro Edition) file i ka papahana o kēia manawa. Inā koi ʻia ʻoe e hoʻohui lima i ka .qsys a i ʻole .ip file i ka papahana, kaomi Project ➤ Add/Remove Files i Project e hoʻohui i ka file.
I loko o ka polokalamu Intel Quartus Prime Standard Edition, pono ʻoe e koho i kahi hāmeʻa Arria 10 kikoʻī ma ke kahua Pūnaewele, a i ʻole e mālama i ka hāmeʻa paʻamau a ka polokalamu Quartus Prime i manaʻo ai.
Nānā: ʻO ka hoʻolālā ʻenehana example overwrites ke koho me ka mea ma ka pahu hopu. Hoʻonohonoho ʻoe i ka papa kuhikuhi mai ka papa kuhikuhi o ka hoʻolālā example koho ma ka Example Design tab (Step 8).

Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.
Ma ka ʻaoʻao IP, e kuhikuhi i nā ʻāpana no kāu hoʻololi kumu IP.

Ma ka Example Design tab, no Example Hoʻolālā Files, koho i ka koho Simulation e hoʻohua i ka papa hoʻāʻo, a koho i ke koho Synthesis e hana i ka hoʻolālā ʻenehana example. ʻO Verilog HDL wale nō files ua hanaia.
Nānā: ʻAʻole i loaʻa kahi kumu VHDL IP hana. E wehewehe i ka Verilog HDL wale nō, no kāu hoʻolālā kumu IP example.
No ka Papa Lako, koho i ka Arria 10 GX Transceiver Signal Integrity Development Kit.
Nānā: E kelepona i kāu ʻelele Intel FPGA no ka ʻike e pili ana i kahi paepae kūpono e holo ai i kēia hāmeʻa example.

Kaomi i ka Generate Example pihi Hoʻolālā. ʻO ke koho Example Design Directory puka makani.
Inā makemake ʻoe e hoʻololi i ka hoʻolālā exampke ala kuhikuhi a i ʻole ka inoa mai nā kuhi hewa i hōʻike ʻia (alt_e50_0_example_design), e nānā i ke ala hou a paʻi i ka ex design houampka inoa papa kuhikuhi (ample_dir>).
Kaomi OK.
E nānā i ka pane KDB Pehea wau e uku ai i ka jitter o ka PLL cascading a i ʻole ke ala i hoʻolaʻa ʻia no ka uaki kuhikuhi Arria 10 PLL? no ka hana ʻana, pono ʻoe e noi i ka papa kuhikuhi hardware_test_design ma ka .sdc file.

Nānā: Pono ʻoe e nīnau i kēia pane KDB no ka mea ʻo ke ala RX i ka 50GbE IP core e pili ana i nā PLL cascaded. No laila, ʻike paha nā uaki koʻikoʻi IP i nā jitter hou aʻe i nā polokalamu Arria 10. Hoʻomaʻamaʻa kēia KDB Pane i nā hoʻokuʻu polokalamu e pono ai ka workaround.

ʻIke pili
Pane KDB: Pehea wau e uku ai i ka jitter o ka PLL cascading a i ʻole ke ala i hoʻolaʻa ʻia no ka uaki kuhikuhi Arria 10 PLL?

Hoʻohālike i ka 50GbE Design Example Hōʻikeʻike

Kiʻi 7. Kaʻina hana

E hahai i kēia mau ʻanuʻu e hoʻohālike i ka papa hoʻokolohua

E hoʻololi i ka papa kuhikuhi simulation testbenchample_dir>/ example_testbench.
E holo i ka palapala simulation no ka simulator kākoʻo o kāu koho. Hoʻopili ka ʻatikala a holo i ka papa hōʻike ma ka simulator. E nānā i ka papaʻaina "Steps to Simulate the Testbench".
E noʻonoʻo i nā hopena. Hoʻouna ka testbench kūleʻa i ʻumi ʻeke, loaʻa ʻumi ʻeke, a hōʻike i ka "Testbench complete."

Papa 3. Nā ʻanuʻu e hoʻohālike i ka Testbench

Mea hoʻomeamea	Nā kuhikuhi
ModelSim	Ma ka laina kauoha, e kikokiko vsim -do run_vsim.do Inā makemake ʻoe e hoʻohālike me ka lawe ʻole ʻana i ka ModelSim GUI, e ʻano vsim -c -do run_vsim.do Nānā: ʻAʻole hiki i ka ModelSim* - Intel FPGA Edition simulator ke hoʻohālikelike i kēia kumu IP. Pono ʻoe e hoʻohana i kekahi simulator ModelSim i kākoʻo ʻia e like me ModelSim SE.
NCSim	Ma ka laina kauoha, e kikokiko sh run_ncsim.sh
VCS	Ma ka laina kauoha, e kikokiko sh run_vcs.sh
Xcelium	Ma ka laina kauoha, e kikokiko sh run_xcelium.sh

Hōʻike ka holo hoʻāʻo kūleʻa i ka hopena e hōʻoia ana i kēia ʻano hana

Ke kali nei no ka pau ʻana o ka uaki RX
Paʻi ʻana i ke kūlana PHY
E hoʻouna ana i 10 mau ʻeke
Loaʻa iā 10 mau ʻeke

E hōʻike ana i ka "Testbench complete."

samphōʻike ka hoʻopuka ʻana i ka holo hoʻāʻo simulation kūleʻa

Holo ʻia ka uaki #Ref ma 625 MHz no laila hiki ke hoʻohana ʻia nā helu holoʻokoʻa no nā manawa uaki āpau.

# Hoʻonui i nā alapine i hōʻike ʻia e 33/32 e kiʻi i nā alapine uaki maoli.
#Ke kali nei no ka alignment RX
Ua laka ʻia ka pākaukau #RX

Ua laka ʻia ka hoʻolike ʻana o ke ala #RX
Ua hoʻohana ʻia ʻo #TX
#**Ke hoʻouna ʻana i ka Pāke 1…

#**Ke hoʻouna ʻana i ka Pāke 2…
#**Ke hoʻouna ʻana i ka Pāke 3…
#**Ke hoʻouna ʻana i ka Pāke 4…

#**Ke hoʻouna ʻana i ka Pāke 5…
#**Ke hoʻouna ʻana i ka Pāke 6…
#**Ke hoʻouna ʻana i ka Pāke 7…

#**Loaʻa ka Pāke 1…
#**Ke hoʻouna ʻana i ka Pāke 8…
#**Loaʻa ka Pāke 2…

#**Ke hoʻouna ʻana i ka Pāke 9…
#**Loaʻa ka Pāke 3…
#**Ke hoʻouna ʻana i ka Pāke 10…

#**Loaʻa ka Pāke 4…
#**Loaʻa ka Pāke 5…
#**Loaʻa ka Pāke 6…

#**Loaʻa ka Pāke 7…
#**Loaʻa ka Pāke 8…
#**Loaʻa ka Pāke 9…

#**Loaʻa ka Pāke 10…
#**
## Ua pau ka papa ho'āʻo.

#**
#****************************************

Hoʻopili a hoʻonohonoho i ka Design Example ma Lako

No ka hōʻuluʻulu ʻana i ka hoʻolālā ʻenehana example a hoʻonohonoho iā ia ma kāu polokalamu Arria 10 GT, e hahai i kēia mau hana

E hōʻoia i ka hoʻolālā ʻana o nā lako lakoampua pau ka hanauna.
Ma ka polokalamu Intel Quartus Prime, wehe i ka papahana Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Ma mua o ka hōʻuluʻulu ʻana, e hōʻoia ua hoʻokō ʻoe i ka workaround mai ka pane KDB Pehea wau e uku ai i ka jitter o ka PLL cascading a i ʻole ke ala i hoʻolaʻa ʻia no ka uaki kuhikuhi Arria 10 PLL? inā pili i kāu hoʻokuʻu polokalamu.
Ma ka papa kuhikuhi Processing, kaomi i ka Start Compilation.
Ma hope o kāu hana ʻana i kahi mea SRAM file .sof, e hahai i kēia mau ʻanuʻu e hoʻolālā i ka hoʻolālā ʻenehana example ma ka Arria 10 mea:

Ma ka papa kuhikuhi Tools, kaomi Programmer.
I ka Programmer, kaomi Hardware Setup.
E koho i kahi lako polokalamu.

E koho a hoʻohui i ka papa Arria 10 GT me 25G retimer i kāu hui Intel Quartus Prime.
E hōʻoia ua hoʻonohonoho ʻia ke ʻano iā JTAG.
E koho i ka mea ʻo Arria 10 a kaomi iā Add Device. Hōʻike ka Programmer i kahi kiʻi poloka o nā pilina ma waena o nā mea hana ma kāu papa.

Ma ka lālani me kāu .sof, e nānā i ka pahu no ka .sof.
E nānā i ka pahu ma ke kolamu Program/Configure.
Kaomi hoʻomaka

Nānā: ʻO kēia hoʻolālā exampLe i hoʻopaʻa i ka mea ʻo Arria 10 GT. E ʻoluʻolu e kelepona i kāu ʻelele Intel FPGA e nīnau e pili ana i kahi kahua kūpono no ka holo ʻana i kēia hāmeʻa example

ʻIke pili

Pane KDB: Pehea wau e uku ai i ka jitter o ka PLL cascading a i ʻole ke ala ʻike ʻole no ka uaki kuhikuhi Arria 10 PLL?

Hoʻohui Hoʻohui no ka Hoʻolālā Hierarchical a me ka Pūʻulu
Hoʻopololei i nā mea hana Intel FPGA

Ke ho'āʻo nei i ka 50GbE Hardware Design Example

Ma hope o kou hōʻuluʻulu ʻana i ka 50GbE IP core design exampa hoʻonohonoho iā ia ma kāu hāmeʻa Arria 10 GT, hiki iā ʻoe ke hoʻohana i ka System Console e hoʻolālā i ka IP core a me kāna mau papa inoa koʻikoʻi PHY IP i hoʻokomo ʻia. E hoʻā i ka System Console a hoʻāʻo i ka hoʻolālā ʻenehana example, e hahai i kēia mau ʻanuʻu:

Ma hope o ka hoʻolālā ʻenehana exampua hoʻonohonoho ʻia ma ka polokalamu Arria 10, ma ka polokalamu Intel Quartus Prime, ma ka papa kuhikuhi Tools, kaomi System Debugging Tools ➤ System Console.
Ma ka ʻaoʻao Tcl Console, ʻano cd hwtest e hoʻololi i ka papa kuhikuhiample_dir>/hardware_test_design/hwtest.

E kikokiko i ke kumu main.tcl e wehe i kahi pilina i ka JTAG haku.

Hiki iā ʻoe ke hoʻolālā i ka IP core me ka hoʻolālā e hiki mai anaample kauoha

chkphy_status: Hōʻike i nā alapine uaki a me ke kūlana laka PHY.

start_pkt_gen: Hoʻomaka i ka mea hoʻopuka packet.
stop_pkt_gen: Hoʻokuʻu i ka mea hana packet.
loop_on: Huli i ka loopback serial kūloko

loop_off: Hoʻopau i ka loopback serial kūloko.
reg_heluhelu : Hoʻihoʻi i ka waiwai hoʻopaʻa inoa kumu IP ma .
reg_kākau : Kakau i ka papa inoa kumu IP ma ka helu wahi .

ʻIke pili

50GbE Hoʻolālā Example Nā papa inoa ma ka ʻaoʻao 13 E hoʻopaʻa inoa i ka palapala ʻāina no ka hoʻolālā ʻenehana example.
Ka nānā 'ana a me ka Debugging Design me ka System Console

Hoʻolālā Example Wehewehe

ʻO ka hoʻolālā example hōʻike i nā hana o ka 50GbE core me ka transceiver interface e like me ka IEEE 802.3ba maʻamau CAUI-4 kikoʻī. Hiki iā ʻoe ke hana i ka hoʻolālā mai ka Example Design tab i ka hoʻoponopono hoʻoponopono 50GbE. No ka hana ʻana i ka hoʻolālā exampʻAe, pono ʻoe e hoʻonohonoho mua i nā waiwai hoʻohālikelike no ka hoʻololi kumu IP āu i manaʻo ai e hana i kāu huahana hope. Ka hana ʻana i ka hoʻolālā example hana i kope o ka IP core; ka papa ho'āʻo a me ka hoʻolālā ʻenehana exampE hoʻohana i kēia ʻano like me ka DUT. Inā ʻaʻole ʻoe e hoʻonohonoho i nā koina ʻāpana no ka DUT e hoʻohālikelike i nā koina koho i kāu huahana hope, ʻo ka hoʻolālā exampʻAʻole hoʻohana ʻoe i ka hoʻololi IP core āu i manaʻo ai.

Nānā: Hōʻike ka testbench i kahi ho'āʻo kumu o ka IP core. ʻAʻole i manaʻo ʻia e lilo i mea pani no kahi kaiapuni hōʻoia piha. Pono ʻoe e hana i ka hōʻoia ʻoi aku ka nui o kāu hoʻolālā 50GbE ponoʻī ma ka simulation a me ka lako.

ʻIke pili
Intel Arria® 10 50Gbps Ethernet IP Core alakaʻi hoʻohana

Hoʻolālā Example Kaulike
Hoʻouna ka testbench i nā kaʻa ma o ka IP core, e hoʻohana ana i ka ʻaoʻao transmit a loaʻa i ka ʻaoʻao o ka IP core. Ma ka hoʻolālā lako exampʻAe, hiki iā ʻoe ke hoʻolālā i ka IP core i loko o ka mode loopback serial a hoʻopuka i nā kaʻa ma ka ʻaoʻao transmit e hoʻi i hope ma ka ʻaoʻao loaʻa.

Hoʻolālā Example Nā hōʻailona Interface
ʻO ka 50GbE testbench ka mea paʻa ponoʻī a ʻaʻole koi iā ʻoe e hoʻokele i nā hōʻailona hoʻokomo.

Papa 4. 50GbE Mea Hana Hana Example Nā hōʻailona Interface

hōʻailona	Kuhikuhi	Manaʻo manaʻo
clk50	Hookomo	Holoi ma 50 MHz. ʻO ka manaʻo e hoʻokele i kēia mai kahi oscillator 50 Mhz ma ka papa.
clk_ref	Hookomo	Holoi ma 644.53125 MHz.
cpu_resetn	Hookomo	Hoʻoponopono hou i ka IP core. Haʻahaʻa haʻahaʻa. Hoʻokuʻu i ka csr_reset_n hoʻonohonoho paʻakikī honua i ke kumu IP.
*hoʻomau…*

hōʻailona	Kuhikuhi	Manaʻo manaʻo
tx_serial[1:0]	Hoʻopuka	ʻO ka transceiver PHY hoʻopuka i ka ʻikepili serial.
rx_serial[1:0]	Hookomo	Hoʻokomo ʻo Transceiver PHY i ka ʻikepili serial.
alakaʻi_mea hoʻohana[7:0]	Hoʻopuka	Nā hōʻailona kūlana. ʻO ka hoʻolālā ʻenehana exampHoʻopili ʻo ia i kēia mau bits e hoʻokele i nā LED ma ka papa kuhikuhi. Hōʻike nā ʻāpana pākahi i nā waiwai hōʻailona a me ka hana uaki: • [0]: Hōʻailona hoʻihoʻi nui i IP core • [1]: Manawa mahele o clk_ref • [2]: Manawa mahele o clk50 • [3]: Ua mahele ʻia o ka uaki kūlana 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

ʻIke pili
Nā Interface a me nā Hōʻike Hōʻailona Hāʻawi i nā wehewehe kikoʻī o nā hōʻailona koʻikoʻi 50GbE IP a me nā mea pili i kahi o lākou.

50GbE Hoʻolālā Example Kakau inoa

Papa 5. 50GbE Mea Hana Hana Example Palapala Palapala
Papa inoa i nā papa inoa palapala hoʻomanaʻo no ka hoʻolālā ʻenehana example. Loaʻa iā ʻoe kēia mau papa inoa me nā hana reg_read a reg_write ma ka System Console.

Hua'ōlelo Offset	Kakau inoa
0x300–0x5FF	50GbE IP mau papa inoa.
0x4000–0x4C00	Arria 10 dynamic reconfiguration papa inoa. ʻO 0x4000 ka helu helu kumu no ka Lane 0 a me 0x4400 no ka Lane 1.

ʻIke pili

Ke ho'āʻo nei i ka 50GbE Hardware Design Example ma ka ʻaoʻao 11 System Console kauoha e komo i ka IP core a me Native PHY registers.
50GbE Mana a me ke kūlana kakau wehewehe wehewehe wehewehe i ka 50GbE IP mau papa inoa.

Moolelo Hooponopono Palapala

Papa 6. 50G Ethernet Design Example moʻolelo hoʻoponopono alakaʻi hoʻohana

Lā	Hoʻokuʻu	Nā hoʻololi
2019.04.03	17.0	Hoʻohui i ke kauoha e holo i nā hoʻohālikelike Xcelium.
2017.11.08	17.0	Hoʻohui ʻia ka loulou i ka pane KDB e hāʻawi ana i ka workaround no ka jitter hiki ke loaʻa ma nā polokalamu Intel Arria® 10 ma muli o ka cascading ATX PLLs i ka IP core. Nānā i Hana ʻana i ka Design Example ma ka ʻaoʻao 7 a Houluulu a Ke hoʻonohonoho nei i ka Design Example ma Lako ma ka aoao 10. ʻO kēia hoʻolālā exampʻAʻole i hōʻano hou ʻia ke alakaʻi mea hoʻohana e noʻonoʻo Nānā: ʻO nā hoʻololi liʻiliʻi o ka hana hoʻolālā ma Intel Quartus Prime i hoʻokuʻu ʻia ma hope o ka hoʻokuʻu polokalamu Intel Quartus Prime v17.0.
2017.05.08	17.0	Hoʻokuʻu mua i ka lehulehu.

Palapala / Punawai

intel 50G Ethernet Design Example [pdf] Ke alakaʻi hoʻohana
50G Ethernet Design Example, 50G, Hoʻolālā Ethernet Example, Design Example

Nā kuhikuhi

Palapala Hoʻohana

intel 50G Ethernet Design Example

50GbE alakaʻi hoʻomaka wikiwiki

Hoʻolālā Example Papa kuhikuhi

Hoʻolālā Hoʻohālikelike Example Nā ʻāpana

Hana ʻana i ka Design Example

Hoʻohālike i ka 50GbE Design Example Hōʻikeʻike

Hoʻolālā Example Wehewehe

50GbE Hoʻolālā Example Kakau inoa

Palapala / Punawai

Nā kuhikuhi

Waiho i kahi manaʻo

Hoʻopau i ka pane