인텔 50G 이더넷 디자인 Example 사용자 가이드

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1 인텔 50G 이더넷 디자인 Example

2 50GbE 빠른 시작 가이드

3 디자인 전amp파일 디렉토리 구조

4 시뮬레이션 설계 Examp파일 구성 요소

5 디자인 Ex 생성ample

6 50GbE 설계 시뮬레이션 Examp르 테스트벤치

7 디자인 전amp르 설명

8 50GbE 설계 예amp르 레지스터

9 문서 / 리소스

9.1 참고문헌

10 관련 게시물

인텔 50G 이더넷 디자인 Example

50GbE 빠른 시작 가이드

50GbE IP 코어는 시뮬레이션 테스트벤치와 하드웨어 설계를 제공합니다.amp컴파일 및 하드웨어 테스트를 지원하는 파일입니다. 예를 들어 디자인을 생성할 때amp파일, 매개변수 편집기는 자동으로 file하드웨어에서 디자인을 시뮬레이션, 컴파일, 테스트하는 데 필요합니다. 컴파일된 하드웨어 디자인을 Arria 10 GT 장치에 다운로드할 수 있습니다.

메모: 이 디자인 전ample는 Arria 10 GT 장치를 대상으로 하며 25G 리타이머가 필요합니다. 이 하드웨어를 실행하는 데 적합한 플랫폼에 대해 문의하려면 Intel FPGA 담당자에게 문의하십시오.ample. 어떤 경우에는 적절한 하드웨어를 대여할 수 있습니다. 또한 Intel은 컴파일 전용 ex를 제공합니다.ampIP 코어 영역 및 타이밍을 빠르게 추정하는 데 사용할 수 있는 프로젝트.

그림 1. 디자인 Examp르 사용법

Intel Corporation. 모든 권리 보유. Intel, Intel 로고 및 기타 Intel 마크는 Intel Corporation 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양에 따라 보증하지만, 사전 통지 없이 언제든지 모든 제품과 서비스를 변경할 권리를 보유합니다. Intel은 Intel이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 책임이나 의무를 지지 않습니다. Intel 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 타인의 재산으로 주장될 수 있습니다.

디자인 전amp파일 디렉토리 구조

그림 2. 50GbE 설계 예amp파일 디렉토리 구조

하드웨어 구성 및 테스트 files (하드웨어 설계 전ample)에 위치하고 있습니다.ample_dir>/hardware_test_design. 시뮬레이션 files(시뮬레이션 전용 테스트벤치)는 다음 위치에 있습니다.ample_dir>/ 예ample_testbench.컴파일 전용 디자인 examp르가 위치한 곳은ample_dir>/compilation_test_design.

시뮬레이션 설계 Examp파일 구성 요소

그림 3. 50GbE 시뮬레이션 설계 예amp블록 다이어그램

시뮬레이션 예ample design 최상위 테스트 file basic_avl_tb_top.sv 입니다 file ATX PLL을 인스턴스화하고 연결합니다. 여기에는 50개의 패킷을 보내고 받는 작업인 send_packets_10g_avl이 포함됩니다.

표 1. 50GbE IP 코어 테스트벤치 File 설명

File 이름	설명
테스트벤치 및 시뮬레이션 Files
basic_avl_tb_top.sv	최상위 테스트벤치 file. 테스트벤치는 DUT를 인스턴스화하고 Verilog HDL 작업을 실행하여 패킷을 생성하고 수락합니다.
테스트벤치 스크립트
run_vsim.do	테스트벤치를 실행하기 위한 ModelSim 스크립트.
run_vcs.sh	테스트벤치를 실행하기 위한 Synopsys VCS 스크립트.
run_ncsim.sh	테스트벤치를 실행하기 위한 Cadence NCSim 스크립트.
run_xcelium.sh	테스트벤치를 실행하기 위한 Cadence Xcelium* 스크립트입니다.

rdware 디자인 Examp파일 구성 요소

그림 4. 50GbE 하드웨어 설계 예amp르 상위 레벨 블록 다이어그램

50GbE 하드웨어 설계 example에는 다음 구성 요소가 포함됩니다.

50GbE IP 코어.
IP 코어 프로그래밍과 패킷 생성을 조정하는 클라이언트 로직입니다.

장치 트랜시버 채널을 구동하기 위한 ATX PLL입니다.
100MHz 입력 클록에서 하드웨어 설계로 50MHz 클록을 생성하는 IOPLL examp르.

JTAG 시스템 콘솔과 통신하는 컨트롤러입니다. 시스템 콘솔을 통해 클라이언트 로직과 통신합니다.

표 2. 50GbE IP 코어 하드웨어 설계 예ample File 설명

File 이름	설명
eth_ex_50g.qpf	Quartus Prime 프로젝트 file
eth_ex_50g.qsf	Quartus 프로젝트 설정 file
eth_ex_50g.sdc	Synopsys 설계 제약 file. 이것을 복사하고 수정하시면 됩니다 file 자체 50GbE 설계를 위해서입니다.
*계속되는…*

50GbE 빠른 시작 가이드

File 이름	설명
eth_ex_50g.v	최상위 Verilog HDL 디자인 example file
흔한/	하드웨어 설계 전amp르 서포트 files
hwtest/main.tcl	기본 file 시스템 콘솔 액세스용

디자인 Ex 생성ample

그림 5. 절차

그림 6. 예amp50GbE 매개변수 편집기의 설계 탭

하드웨어 설계를 생성하려면 다음 단계를 따르세요.ample와 테스트벤치

Intel Quartus® Prime Pro Edition 소프트웨어 또는 Intel Quartus Prime Standard Edition 소프트웨어를 사용하는지 여부에 따라 다음 작업 중 하나를 수행하십시오. Intel Quartus Prime Pro Edition에서 클릭하십시오. File ➤ 새 Quartus Prime 프로젝트를 생성하는 새 프로젝트 마법사 또는 File ➤ Open Project를 클릭하여 기존 Quartus Prime 프로젝트를 엽니다. 마법사가 장치를 지정하라는 메시지를 표시합니다. Intel Quartus Prime Standard Edition 소프트웨어의 IP Catalog(도구 IP Catalog)에서 Arria 10 대상 장치 제품군을 선택합니다.
IP 카탈로그에서 50G 이더넷을 찾아 선택합니다. 새 IP 변형 창이 나타납니다.

IP 변형에 대한 최상위 이름을 지정하고 확인을 클릭합니다. 매개변수 편집기는 최상위 .qsys(Intel Quartus Prime Standard Edition) 또는 .ip(Intel Quartus Prime Pro Edition)를 추가합니다. file 현재 프로젝트에 자동으로 추가됩니다. .qsys 또는 .ip를 수동으로 추가하라는 메시지가 표시되면 file 프로젝트에 프로젝트 ➤ 추가/제거를 클릭하세요. Files를 프로젝트에 추가하려면 file.
Intel Quartus Prime Standard Edition 소프트웨어에서는 장치 필드에서 특정 Arria 10 장치를 선택하거나 Quartus Prime 소프트웨어가 제안하는 기본 장치를 유지해야 합니다.
메모: 하드웨어 디자인 전amp파일은 대상 보드의 장치로 선택 항목을 덮어씁니다. 디자인 ex 메뉴에서 타겟 보드를 지정합니다.ampEx의 파일 옵션amp디자인 탭(8단계).

확인을 클릭합니다. 매개변수 편집기가 나타납니다.
IP 탭에서 IP 코어 변형에 대한 매개변수를 지정합니다.

엑스에서amp디자인 탭, Ex용amp르 디자인 Files, 시뮬레이션 옵션을 선택하여 테스트벤치를 생성하고, 합성 옵션을 선택하여 하드웨어 설계를 생성합니다. examp르. Verilog HDL만 가능 files가 생성됩니다.
메모: 기능적인 VHDL IP 코어를 사용할 수 없습니다. IP 코어 설계에 대해 Verilog HDL만 지정하십시오.amp르.
하드웨어 보드의 경우 Arria 10 GX 트랜시버 신호 무결성 개발 키트를 선택하세요.
메모: 이 하드웨어를 실행하는 데 적합한 플랫폼에 대한 정보는 Intel FPGA 담당자에게 문의하십시오.amp르.

Ex 생성을 클릭하세요.amp르 디자인 버튼. 셀렉트 엑스amp디자인 디렉토리 창이 나타납니다.
디자인을 수정하고 싶으신 경우amp기본적으로 표시되는 디렉토리 경로 또는 이름(alt_e50_0_ex)ample_design), 새 경로를 찾아 새 디자인 ex를 입력합니다.amp파일 디렉토리 이름(ample_dir>).
확인을 클릭합니다.
Arria 10 PLL 참조 클록에 대한 PLL 캐스케이딩 또는 비전용 클록 경로의 지터를 보상하려면 어떻게 해야 합니까?라는 KDB 답변을 참조하여 .sdc의 hardware_test_design 디렉토리에 적용해야 하는 해결 방법을 알아보세요. file.

메모: 50GbE IP 코어의 RX 경로에는 캐스케이드 PLL이 포함되어 있으므로 이 KDB 답변을 참조해야 합니다. 따라서 IP 코어 클록은 Arria 10 장치에서 추가 지터를 경험할 수 있습니다. 이 KDB 답변은 해결 방법이 필요한 소프트웨어 릴리스를 명확히 설명합니다.

관련 정보
KDB 답변: Arria 10 PLL 참조 클록의 PLL 캐스케이딩 또는 비전용 클록 경로의 지터를 어떻게 보상합니까?

50GbE 설계 시뮬레이션 Examp르 테스트벤치

그림 7. 절차

테스트벤치를 시뮬레이션하려면 다음 단계를 따르세요.

테스트벤치 시뮬레이션 디렉터리로 변경ample_dir>/ 예ample_testbench.
선택한 지원되는 시뮬레이터에 대한 시뮬레이션 스크립트를 실행합니다. 스크립트는 시뮬레이터에서 테스트벤치를 컴파일하고 실행합니다. "테스트벤치를 시뮬레이션하는 단계" 표를 참조하세요.
결과를 분석합니다. 성공적인 테스트벤치는 10개의 패킷을 보내고, 10개의 패킷을 수신하고, "테스트벤치 완료"를 표시합니다.

표 3. 테스트벤치 시뮬레이션 단계

모의 실험 장치	지침
모델심	명령줄에 vsim -do run_vsim.do를 입력합니다. ModelSim GUI를 표시하지 않고 시뮬레이션을 원하시면 vsim -c -do run_vsim.do를 입력하세요. 메모: ModelSim* – Intel FPGA Edition 시뮬레이터는 이 IP 코어를 시뮬레이션할 수 있는 용량이 없습니다. ModelSim SE와 같은 다른 지원되는 ModelSim 시뮬레이터를 사용해야 합니다.
NC심	명령줄에 sh run_ncsim.sh를 입력하세요.
브이씨에스(VCS)	명령줄에 sh run_vcs.sh를 입력합니다.
엑셀리움	명령줄에 sh run_xcelium.sh를 입력합니다.

성공적인 테스트 실행은 다음 동작을 확인하는 출력을 표시합니다.

RX 클럭이 안정화되기를 기다리는 중
PHY 상태 인쇄
10개의 패킷 보내기
10개의 패킷 수신

"테스트벤치 완료"가 표시됩니다.

다음은ample 출력은 성공적인 시뮬레이션 테스트 실행을 보여줍니다.

#Ref 클록은 625MHz에서 실행되므로 모든 클록 주기에 정수를 사용할 수 있습니다.

# 보고된 주파수에 33/32를 곱하여 실제 클럭 주파수를 구합니다.
#RX 정렬을 기다리는 중
#RX 왜곡 보정 잠김

#RX 차선 정렬 잠김
#TX 활성화됨
#**패킷 1을 보내는 중…

#**패킷 2을 보내는 중…
#**패킷 3을 보내는 중…
#**패킷 4을 보내는 중…

#**패킷 5을 보내는 중…
#**패킷 6을 보내는 중…
#**패킷 7을 보내는 중…

#**패킷 1을 받았습니다…
#**패킷 8을 보내는 중…
#**패킷 2을 받았습니다…

#**패킷 9을 보내는 중…
#**패킷 3을 받았습니다…
#**패킷 10을 보내는 중…

#**패킷 4을 받았습니다…
#**패킷 5을 받았습니다…
#**패킷 6을 받았습니다…

#**패킷 7을 받았습니다…
#**패킷 8을 받았습니다…
#**패킷 9을 받았습니다…

#**패킷 10을 받았습니다…
#**
#** 테스트벤치가 완료되었습니다.

#**
#****************************************

Design Ex 컴파일 및 구성amp하드웨어 분야

하드웨어 설계를 컴파일하려면 example를 만들고 Arria 10 GT 장치에 구성하려면 다음 단계를 따르세요.

하드웨어 설계 보장amp세대가 완성되었습니다.
Intel Quartus Prime 소프트웨어에서 Intel Quartus Prime 프로젝트를 엽니다.amp파일_디렉토리>/하드웨어_테스트_디자인/eth_ex_50g.qpf.

컴파일하기 전에 소프트웨어 릴리스와 관련이 있는 경우 KDB Answer에서 Arria 10 PLL 참조 클록에 대한 PLL 캐스케이딩 또는 비전용 클록 경로의 지터를 보상하려면 어떻게 해야 합니까?의 해결 방법을 구현했는지 확인하세요.
처리 메뉴에서 컴파일 시작을 클릭합니다.
SRAM 객체를 생성한 후 file .sof, 다음 단계에 따라 하드웨어 설계를 프로그래밍하세요.ampArria 10 장치의 파일:

도구 메뉴에서 프로그래머를 클릭하십시오.
프로그래머에서 하드웨어 설정을 클릭합니다.
프로그래밍 장치를 선택하십시오.

Intel Quartus Prime 세션에 10G 리타이머가 탑재된 Arria 25 GT 보드를 선택하여 추가하세요.
모드가 J로 설정되어 있는지 확인하십시오.TAG.
Arria 10 장치를 선택하고 장치 추가를 클릭합니다. Programmer는 보드의 장치 간 연결 블록 다이어그램을 표시합니다.

.sof가 있는 행에서 .sof 확인란을 선택합니다.
프로그램/구성 열의 확인란을 선택합니다.
시작을 클릭하세요

메모: 이 디자인 전ample는 Arria 10 GT 장치를 대상으로 합니다. 이 하드웨어를 실행하는 데 적합한 플랫폼에 대해 문의하려면 Intel FPGA 담당자에게 문의하세요.ample

관련 정보

KDB 답변: Arria 10 PLL 참조 클록의 PLL 캐스케이딩 또는 비전용 클록 경로의 지터를 어떻게 보상합니까?

계층적 및 팀 기반 설계를 위한 증분 컴파일
Intel FPGA 장치 프로그래밍

50GbE 하드웨어 설계 테스트 Example

50GbE IP 코어 설계를 컴파일한 후ample를 Arria 10 GT 기기에 구성하고 시스템 콘솔을 사용하여 IP 코어와 내장된 네이티브 PHY IP 코어 레지스터를 프로그래밍할 수 있습니다. 시스템 콘솔을 켜고 하드웨어 설계를 테스트하려면 examp르, 다음 단계를 따르십시오.

하드웨어 설계 이후ample는 Arria 10 장치에서 구성되며, Intel Quartus Prime 소프트웨어에서 도구 메뉴에서 시스템 디버깅 도구 ➤ 시스템 콘솔을 클릭합니다.
Tcl 콘솔 창에서 cd hwtest를 입력하여 디렉토리를 다음으로 변경합니다.ample_dir>/hardware_test_design/hwtest.

source main.tcl을 입력하여 J에 대한 연결을 엽니다.TAG 주인.

다음 설계를 사용하여 IP 코어를 프로그래밍할 수 있습니다.amp르 명령

chkphy_status: 클록 주파수와 PHY 잠금 상태를 표시합니다.

start_pkt_gen: 패킷 생성기를 시작합니다.
stop_pkt_gen: 패킷 생성기를 중지합니다.
loop_on: 내부 직렬 루프백을 켭니다.

loop_off: 내부 직렬 루프백을 끕니다.
등록_읽기 : IP 코어 레지스터 값을 반환합니다. .
등록 쓰기 : 쓴다 IP 코어 레지스터 주소로 .

관련 정보

50GbE 설계 예ample 13페이지의 레지스터 하드웨어 설계를 위한 레지스터 맵 examp르.
시스템 콘솔로 설계 분석 및 디버깅

디자인 전amp르 설명

디자인 전ample는 IEEE 50ba 표준 CAUI-802.3 사양을 준수하는 트랜시버 인터페이스가 있는 4GbE 코어의 기능을 보여줍니다. Ex에서 설계를 생성할 수 있습니다.amp50GbE 매개변수 편집기의 설계 탭. 설계를 생성하려면 examp파일을 사용하려면 먼저 최종 제품에서 생성하려는 IP 코어 변형에 대한 매개변수 값을 설정해야 합니다. 디자인 생성 examp파일은 IP 코어의 복사본을 생성합니다. 테스트벤치 및 하드웨어 설계 전amp이 변형을 DUT로 사용합니다. 최종 제품의 매개변수 값과 일치하도록 DUT의 매개변수 값을 설정하지 않으면 설계 예가amp생성한 파일은 의도한 IP 코어 변형을 실행하지 않습니다.

메모: 테스트벤치는 IP 코어의 기본 테스트를 보여줍니다. 전체 검증 환경을 대체하기 위한 것이 아닙니다. 시뮬레이션과 하드웨어에서 자체 50GbE 설계에 대한 보다 광범위한 검증을 수행해야 합니다.

관련 정보
Intel Arria® 10 50Gbps 이더넷 IP 코어 사용자 가이드

디자인 전amp르 행동
테스트벤치는 IP 코어를 통해 트래픽을 보내 IP 코어의 전송 측면과 수신 측면을 실행합니다. 하드웨어 설계에서 examp파일을 사용하면 내부 직렬 루프백 모드에서 IP 코어를 프로그래밍하고 수신측을 통해 루프백하는 전송측 트래픽을 생성할 수 있습니다.

디자인 전amp인터페이스 신호
50GbE 테스트벤치는 독립형이어서 어떤 입력 신호도 구동할 필요가 없습니다.

표 4. 50GbE 하드웨어 설계 예amp인터페이스 신호

신호	방향	댓글
클락50	입력	50MHz로 구동합니다. 보드의 50MHz 발진기에서 구동하는 것이 목적입니다.
clk_ref	입력	644.53125MHz로 구동합니다.
CPU_리셋n	입력	IP 코어를 재설정합니다. 액티브 로우. 글로벌 하드 리셋 csr_reset_n을 IP 코어로 구동합니다.
*계속되는…*

신호	방향	댓글
tx_serial[1:0]	산출	트랜시버 PHY 출력 직렬 데이터.
rx_serial[1:0]	입력	트랜시버 PHY 입력 직렬 데이터.
사용자 주도[7:0]	산출	상태 신호. 하드웨어 디자인 전amp파일은 이 비트를 연결하여 대상 보드의 LED를 구동합니다. 개별 비트는 다음 신호 값과 클럭 동작을 반영합니다. • [0]: IP 코어에 대한 메인 재설정 신호 • [1]: clk_ref의 분할 버전 • [2]: clk50의 분할 버전 • [3]: 100MHz 상태 클록의 분할 버전 • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

관련 정보
인터페이스 및 신호 설명 50GbE IP 코어 신호와 해당 신호가 속한 인터페이스에 대한 자세한 설명을 제공합니다.

50GbE 설계 예amp르 레지스터

표 5. 50GbE 하드웨어 설계 예amp등록 지도
하드웨어 설계에 대한 메모리 매핑된 레지스터 범위를 나열합니다.amp르. 시스템 콘솔에서 reg_read 및 reg_write 기능을 사용하여 이러한 레지스터에 액세스합니다.

단어 오프셋	등록 카테고리
0x300–0x5FF	50GbE IP 코어 레지스터.
0x4000–0x4C00	Arria 10 동적 재구성 레지스터. 레지스터 기본 주소는 Lane 0의 경우 4000x0이고 Lane 0의 경우 4400x1입니다.

관련 정보

50GbE 하드웨어 설계 테스트 ExampIP 코어와 네이티브 PHY 레지스터에 액세스하기 위한 시스템 콘솔 명령은 11페이지에 있습니다.
50GbE 제어 및 상태 레지스터 설명 50GbE IP 코어 레지스터에 대해 설명합니다.

문서 개정 내역

표 6. 50G 이더넷 설계 예ample 사용자 가이드 개정 내역

날짜	풀어 주다	변화
2019.04.03	17.0	Xcelium 시뮬레이션을 실행하는 명령을 추가했습니다.
2017.11.08	17.0	IP 코어의 ATX PLL 연쇄로 인해 Intel Arria® 10 장치에서 발생할 수 있는 지터에 대한 해결 방법을 제공하는 KDB Answer에 대한 링크가 추가되었습니다. 참조하다 디자인 Ex 생성ample 7 페이지 및 컴파일 및 디자인 Ex 구성amp하드웨어 분야 10페이지에 있습니다. 이 디자인 전amp사용자 가이드가 업데이트되지 않아 반영되지 않았습니다. 메모: Intel Quartus Prime 소프트웨어 릴리스 이후 Intel Quartus Prime 릴리스에서 디자인 생성에 대한 사소한 변경 사항 v17.0.
2017.05.08	17.0	최초 공개 릴리스.

문서 / 리소스

인텔 50G 이더넷 디자인 Example [PDF 파일] 사용자 가이드
50G 이더넷 설계 Example, 50G, 이더넷 디자인 Examp르, 디자인 엑스ample

참고문헌

사용자 설명서

인텔 50G 이더넷 디자인 Example

50GbE 빠른 시작 가이드

디자인 전amp파일 디렉토리 구조

시뮬레이션 설계 Examp파일 구성 요소

디자인 Ex 생성ample

50GbE 설계 시뮬레이션 Examp르 테스트벤치

디자인 전amp르 설명

50GbE 설계 예amp르 레지스터

문서 / 리소스

참고문헌

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