Intel 50G Ethernet Design Example Guía de usuario

Contidos ocultar

1 Intel 50G Ethernet Design Example

2 Guía de inicio rápido de 50 GbE

3 Deseño Example Estrutura do directorio

4 Deseño de simulación Example Compoñentes

5 Xerando o deseño Example

6 Simulando o deseño 50GbE Exampo banco de probas

7 Deseño Example Descrición

8 Deseño de 50 GbE Exampos rexistros

9 Documentos/Recursos

9.1 Referencias

10 Publicacións relacionadas

Intel 50G Ethernet Design Example

Guía de inicio rápido de 50 GbE

O núcleo IP de 50 GbE ofrece un banco de probas de simulación e un deseño de hardware, por exemploampli que admite compilación e probas de hardware. Cando xeras o deseño example, o editor de parámetros crea automaticamente o fileé necesario para simular, compilar e probar o deseño en hardware. Podes descargar o deseño de hardware compilado nun dispositivo Arria 10 GT.

Nota: Este deseño exampLe apunta ao dispositivo Arria 10 GT e require un retemporizador 25G. Póñase en contacto co seu representante de Intel FPGA para solicitar unha plataforma adecuada para executar este hardware, por exemploample. Nalgúns casos pode estar dispoñible un préstamo do hardware adecuado. Ademais, Intel ofrece un exemplo só de compilaciónample proxecto que pode usar para estimar rapidamente a área central e o tempo de IP.

Figura 1. Deseño Example Uso

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.

Deseño Example Estrutura do directorio

Figura 2. Deseño 50GbE Example Estrutura do directorio

Configuración e proba do hardware files (o deseño de hardware example) están situados enample_dir>/hardware_test_design. A simulación files (banco de probas só para simulación) están situados enample_dir>/ example_testbench.O deseño de só compilación example está situado enample_dir>/compilation_test_design.

Deseño de simulación Example Compoñentes

Figura 3. Deseño de simulación 50GbE Example Diagrama de bloques

A simulación exampproba de nivel superior de deseño file é basic_avl_tb_top.sv Isto file instancia e conecta un PLL ATX. Inclúe unha tarefa, send_packets_50g_avl, para enviar e recibir 10 paquetes.

Táboa 1. 50GbE IP Core Testbench File Descricións

File Nome	Descrición
Banco de probas e simulación Files
basic_avl_tb_top.sv	Banco de probas de nivel superior file. O banco de probas instancia o DUT e executa tarefas Verilog HDL para xerar e aceptar paquetes.
Scripts de banco de probas
run_vsim.do	O script ModelSim para executar o banco de probas.
run_vcs.sh	O script Synopsys VCS para executar o banco de probas.
run_ncsim.sh	O script Cadence NCSim para executar o banco de probas.
run_xcelium.sh	O script Cadence Xcelium* para executar o banco de probas.

Deseño de rdware Example Compoñentes

Figura 4. Deseño de hardware de 50 GbE Example Diagrama de bloques de alto nivel

O deseño de hardware de 50 GbE, por exemploample inclúe os seguintes compoñentes

Núcleo IP de 50 GbE.
Lóxica de cliente que coordina a programación do núcleo IP e a xeración de paquetes.

ATX PLL para controlar as canles do transceptor do dispositivo.
IOPLL para xerar un reloxo de 100 MHz desde un reloxo de entrada de 50 MHz ata o deseño de hardware, por exemploample.

JTAG controlador que se comunica coa consola do sistema. Comunícate coa lóxica do cliente a través da Consola do sistema.

Táboa 2. Deseño de hardware do núcleo IP de 50 GbE Example File Descricións

File Nomes	Descrición
eth_ex_50g.qpf	Proxecto Quartus Prime file
eth_ex_50g.qsf	Configuración do proxecto Quartus file
eth_ex_50g.sdc	Restricións de deseño de Synopsys file. Pode copiar e modificar isto file para o teu propio deseño de 50 GbE.
*continuou…*

Guía de inicio rápido de 50 GbE

File Nomes	Descrición
eth_ex_50g.v	Deseño Verilog HDL de nivel superior, por exemploample file
común/	Deseño de hardware exampo apoio files
hwtest/main.tcl	Principal file para acceder á Consola do sistema

Xerando o deseño Example

Figura 5. Procedemento

Figura 6. Example Design Tab no Editor de parámetros 50GbE

Siga estes pasos para xerar o deseño de hardware, por exemploample e banco de probas

Dependendo de se está a utilizar o software Intel Quartus® Prime Pro Edition ou o software Intel Quartus Prime Standard Edition, realice unha das seguintes accións: En Intel Quartus Prime Pro Edition, faga clic en File ➤ Asistente para novos proxectos para crear un novo proxecto Quartus Prime ou File ➤ Abrir proxecto para abrir un proxecto Quartus Prime existente. O asistente pídelle que especifique un dispositivo. No software Intel Quartus Prime Standard Edition, no Catálogo IP (Catálogo IP de Ferramentas), seleccione a familia de dispositivos de destino Arria 10.
No Catálogo IP, localice e seleccione 50G Ethernet. Aparece a xanela Nova variación IP.

Especifique un nome de nivel superior para a súa variación de IP e prema en Aceptar. O editor de parámetros engade o .qsys de nivel superior (en Intel Quartus Prime Standard Edition) ou .ip (en Intel Quartus Prime Pro Edition) file ao proxecto actual automaticamente. Se se lle solicita que engada manualmente os ficheiros .qsys ou .ip file ao proxecto, faga clic en Proxecto ➤ Engadir/Eliminar Files en Project para engadir o file.
No software Intel Quartus Prime Standard Edition, debes seleccionar un dispositivo Arria 10 específico no campo Dispositivo ou manter o dispositivo predeterminado que propón o software Quartus Prime.
Nota: O deseño de hardware example sobrescribe a selección co dispositivo no taboleiro de destino. Especifica o taboleiro de destino desde o menú de deseño, por exemploample opcións no Example Pestana Deseño (Paso 8).

Fai clic en Aceptar. Aparece o editor de parámetros.
Na pestana IP, especifique os parámetros para a súa variación do núcleo IP.

Sobre o Example Pestana Deseño, por exemploampo Deseño Files, seleccione a opción Simulación para xerar o banco de probas e seleccione a opción Síntese para xerar o deseño de hardware.ample. Só Verilog HDL filexéranse s.
Nota: Un núcleo IP VHDL funcional non está dispoñible. Especifique só Verilog HDL, para o deseño do seu núcleo IP, por exemploample.
Para a placa de hardware, seleccione o kit de desenvolvemento de integridade de sinal do transceptor Arria 10 GX.
Nota: Póñase en contacto co seu representante de Intel FPGA para obter información sobre unha plataforma adecuada para executar este hardware, por exemploample.

Fai clic en Xerar Example botón Deseño. O Select ExampA xanela do directorio de deseño aparece.
Se desexa modificar o deseño exampruta ou nome do directorio do ficheiro dos valores predeterminados mostrados (alt_e50_0_example_design), busque o novo camiño e escriba o novo deseño, por exemploampnome do directorio de ficheiros (ample_dir>).
Fai clic en Aceptar.
Consulte a resposta do KDB. Como compenso a fluctuación da ruta de reloxo en cascada PLL ou non dedicada para o reloxo de referencia Arria 10 PLL? para unha solución alternativa, debes aplicar no directorio hardware_test_design no .sdc file.

Nota: Debes consultar esta Resposta KDB porque a ruta RX no núcleo IP de 50 GbE inclúe PLL en cascada. Polo tanto, os reloxos do núcleo IP poden experimentar unha trepidación adicional nos dispositivos Arria 10. Esta resposta da KDB aclara as versións de software nas que é necesaria a solución.

Información relacionada
Resposta de KDB: como compenso a trepidación da ruta de reloxo en cascada PLL ou non dedicada para o reloxo de referencia Arria 10 PLL?

Simulando o deseño 50GbE Exampo banco de probas

Figura 7. Procedemento

Siga estes pasos para simular o banco de probas

Cambie ao directorio de simulación do banco de probasample_dir>/ example_testbench.
Executa o script de simulación para o simulador compatible que elixas. O script compila e executa o banco de probas no simulador. Consulte a táboa "Pasos para simular o banco de probas".
Analiza os resultados. O banco de probas exitoso envía dez paquetes, recibe dez paquetes e mostra "Testbench complete".

Táboa 3. Pasos para simular o banco de probas

Simulador	Instrucións
Modelo Sim	Na liña de comandos, escriba vsim -do run_vsim.do Se prefire simular sen abrir a GUI de ModelSim, escriba vsim -c -do run_vsim.do Nota: O simulador ModelSim* - Intel FPGA Edition non ten capacidade para simular este núcleo IP. Debes usar outro simulador de ModelSim compatible, como ModelSim SE.
NCSim	Na liña de comandos, escriba sh run_ncsim.sh
VCS	Na liña de comandos, escriba sh run_vcs.sh
Xcelium	Na liña de comandos, escriba sh run_xcelium.sh

A proba exitosa mostra unha saída que confirma o seguinte comportamento

Agardando a que o reloxo RX se axuste
Imprimindo o estado PHY
Envío de 10 paquetes
Recibindo 10 paquetes

Mostrando "Testbench complete".

Os seguintes sampA saída do ficheiro ilustra unha proba de simulación exitosa

O reloxo #Ref execútase a 625 MHz polo que se poden usar números enteiros para todos os períodos de reloxo.

#Multiplica as frecuencias informadas por 33/32 para obter as frecuencias reais do reloxo.
#Esperando a aliñación RX
Deskew #RX bloqueado

Aliñación do carril #RX bloqueada
#TX habilitado
#**Enviando paquete 1...

#**Enviando paquete 2...
#**Enviando paquete 3...
#**Enviando paquete 4...

#**Enviando paquete 5...
#**Enviando paquete 6...
#**Enviando paquete 7...

#**Paquete recibido 1...
#**Enviando paquete 8...
#**Paquete recibido 2...

#**Enviando paquete 9...
#**Paquete recibido 3...
#**Enviando paquete 10...

#**Paquete recibido 4...
#**Paquete recibido 5...
#**Paquete recibido 6...

#**Paquete recibido 7...
#**Paquete recibido 8...
#**Paquete recibido 9...

#**Paquete recibido 10...
#**
#** Banco de probas completo.

#**
#****************************************

Compilación e configuración do deseño Example en Hardware

Para compilar o deseño de hardware exampe configúrao no teu dispositivo Arria 10 GT, siga estes pasos

Asegurar o deseño de hardware exampa xeración está completa.
No software Intel Quartus Prime, abra o proxecto Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Antes de compilar, asegúrate de implementar a solución alternativa do KDB Answer Como compenso a fluctuación da ruta de reloxo en cascada PLL ou non dedicada para o reloxo de referencia Arria 10 PLL? se é relevante para a súa versión de software.
No menú Procesamento, faga clic en Iniciar compilación.
Despois de xerar un obxecto SRAM file .sof, siga estes pasos para programar o deseño de hardware example no dispositivo Arria 10:

No menú Ferramentas, faga clic en Programador.
No Programador, faga clic en Configuración de hardware.
Seleccione un dispositivo de programación.

Selecciona e engade a placa Arria 10 GT con retemporizador 25G á túa sesión de Intel Quartus Prime.
Asegúrese de que o modo está configurado en JTAG.
Seleccione o dispositivo Arria 10 e prema Engadir dispositivo. O programador mostra un diagrama de bloques das conexións entre os dispositivos da súa placa.

Na fila co seu .sof, marque a caixa do .sof.
Marque a caixa da columna Programa/Configurar.
Fai clic en Inicio

Nota: Este deseño exampLe apunta ao dispositivo Arria 10 GT. Póñase en contacto co seu representante de Intel FPGA para solicitar unha plataforma adecuada para executar este hardware, por exemploample

Información relacionada

Resposta de KDB: como compenso a trepidación da ruta de reloxo en cascada PLL ou non dedicada para o reloxo de referencia Arria 10 PLL?

Compilación incremental para o deseño xerárquico e en equipo
Programación de dispositivos Intel FPGA

Probando o deseño de hardware de 50 GbE Example

Despois de compilar o deseño do núcleo IP de 50 GbE, por exemploample e configúrao no seu dispositivo Arria 10 GT, pode usar a Consola do sistema para programar o núcleo IP e os seus rexistros de núcleo IP PHY nativo integrados. Para activar a Consola do sistema e probar o deseño do hardware, por exemploample, siga estes pasos:

Despois do deseño de hardware example está configurado no dispositivo Arria 10, no software Intel Quartus Prime, no menú Ferramentas, faga clic en Ferramentas de depuración do sistema ➤ Consola do sistema.
No panel da consola Tcl, escriba cd hwtest para cambiar o directorioample_dir>/hardware_test_design/hwtest.

Escriba source main.tcl para abrir unha conexión co ficheiro JTAG mestre.

Podes programar o núcleo IP co seguinte deseño, example ordes

chkphy_status: Mostra as frecuencias do reloxo e o estado do bloqueo PHY.

start_pkt_gen: inicia o xerador de paquetes.
stop_pkt_gen: Detén o xerador de paquetes.
loop_on: activa o loopback en serie interno

loop_off: desactiva o loopback en serie interno.
reg_ler : Devolve o valor do rexistro do núcleo IP en .
reg_escribir : Escribe ao rexistro do núcleo IP no enderezo .

Información relacionada

Deseño de 50 GbE Example Rexistros na páxina 13 Mapa de rexistro para o deseño de hardware example.
Análise e depuración de deseños coa consola do sistema

Deseño Example Descrición

O deseño example demostra as funcións do núcleo de 50 GbE cunha interface de transceptor compatible coa especificación CAUI-802.3 do estándar IEEE 4ba. Podes xerar o deseño desde o Example Ficha Deseño no editor de parámetros 50GbE. Para xerar o deseño example, primeiro debes establecer os valores dos parámetros para a variación do núcleo IP que pretendes xerar no teu produto final. Xeración do deseño example crea unha copia do núcleo IP; o banco de probas e o deseño de hardware exampuse esta variación como DUT. Se non estableces os valores dos parámetros para o DUT para que coincidan cos valores dos parámetros do teu produto final, o deseño exampo que xera non exerce a variación do núcleo IP que pretende.

Nota: O banco de probas mostra unha proba básica do núcleo IP. Non pretende ser un substituto dun ambiente de verificación completa. Debes realizar unha verificación máis ampla do teu propio deseño de 50 GbE en simulación e hardware.

Información relacionada
Guía de usuario de Intel Arria® 10 50 Gbps Ethernet IP Core

Deseño Example Comportamento
O banco de probas envía tráfico a través do núcleo IP, exercendo o lado de transmisión e recepción do núcleo IP. No deseño de hardware example, pode programar o núcleo IP no modo de bucle de retorno en serie interno e xerar tráfico no lado de transmisión que se recorre polo lado de recepción.

Deseño Example Sinais de interface
O banco de probas de 50 GbE é autónomo e non require que conduzas ningún sinal de entrada.

Táboa 4. Deseño de hardware 50GbE Example Sinais de interface

Sinal	Dirección	Comentarios
clk50	Entrada	Conduce a 50 MHz. A intención é conducir isto desde un oscilador de 50 Mhz no taboleiro.
clk_ref	Entrada	Conduce a 644.53125 MHz.
cpu_resetn	Entrada	Restablece o núcleo IP. Activo baixo. Dirixe o restablecemento global csr_reset_n ao núcleo IP.
*continuou…*

Sinal	Dirección	Comentarios
tx_serial[1:0]	Saída	Transceptor PHY saíu datos en serie.
rx_serial[1:0]	Entrada	Transceptor PHY de entrada de datos en serie.
dirixido por usuario[7:0]	Saída	Sinais de estado. O deseño de hardware exampli conecta estes bits para conducir LEDs na placa de destino. Os bits individuais reflicten os seguintes valores de sinal e comportamento do reloxo: • [0]: sinal de reinicio principal ao núcleo IP • [1]: versión dividida de clk_ref • [2]: versión dividida de clk50 • [3]: versión dividida do reloxo de estado de 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Información relacionada
Descricións de interfaces e sinais Ofrece descricións detalladas dos sinais do núcleo IP de 50 GbE e das interfaces ás que pertencen.

Deseño de 50 GbE Exampos rexistros

Táboa 5. Deseño de hardware 50GbE Example Mapa de rexistro
Lista os intervalos de rexistro mapeados de memoria para o deseño de hardware, por exemploample. Accede a estes rexistros coas funcións reg_read e reg_write na Consola do sistema.

Word Offset	Categoría de rexistro
0x300–0x5FF	Rexistros de núcleo IP de 50 GbE.
0x4000–0x4C00	Arria 10 rexistros de reconfiguración dinámica. O enderezo base do rexistro é 0x4000 para o carril 0 e 0x4400 para o carril 1.

Información relacionada

Probando o deseño de hardware de 50 GbE Example na páxina 11 Comandos da consola do sistema para acceder ao núcleo IP e aos rexistros PHY nativos.
Descricións do rexistro de control e estado de 50 GbE Describe os rexistros do núcleo IP de 50 GbE.

Historial de revisión de documentos

Táboa 6. Deseño Ethernet 50G Example Guía de usuario Historial de revisións

Data	Lanzamento	Cambios
2019.04.03	17.0	Engadiuse o comando para executar simulacións de Xcelium.
2017.11.08	17.0	Engadiuse unha ligazón a KDB Answer que ofrece unha solución para a posible inestabilidade nos dispositivos Intel Arria® 10 debido aos PLL ATX en cascada no núcleo IP. Consulte Xerando o deseño Example na páxina 7 e Compilación e Configuración do deseño Example en Hardware na páxina 10. Este deseño exampa guía do usuario non se actualizou para reflectir Nota: cambios menores na xeración de deseño nas versións de Intel Quartus Prime posteriores á versión de software Intel Quartus Prime v17.0.
2017.05.08	17.0	Lanzamento público inicial.

Documentos/Recursos

Intel 50G Ethernet Design Example [pdfGuía do usuario
Deseño Ethernet 50G Example, 50G, Deseño Ethernet Example, Deseño Example

Referencias

Manual de usuario

Intel 50G Ethernet Design Example

Guía de inicio rápido de 50 GbE

Deseño Example Estrutura do directorio

Deseño de simulación Example Compoñentes

Xerando o deseño Example

Simulando o deseño 50GbE Exampo banco de probas

Deseño Example Descrición

Deseño de 50 GbE Exampos rexistros

Documentos/Recursos

Referencias

Deixa un comentario

Cancelar resposta