英特爾 50G 以太網設計實例ample
50GbE 快速入門指南
50GbE IP 核提供模擬測試平台和硬體設計擴展amp支持編譯和硬件測試的文件。 當您生成設計前ampLE，參數編輯器自動創建 file有必要在硬體中模擬、編譯和測試設計。您可以將編譯後的硬體設計下載到 Arria 10 GT 裝置。
筆記： 這個設計前amp該文件針對 Arria 10 GT 裝置，需要 25G 重定時器。請聯絡您的英特爾 FPGA 代表，詢問適合運行此硬體擴充功能的平台amp勒。在某些情況下，可以藉用適當的硬體。此外，Intel還提供了僅編譯的examp可以用來快速估計 IP 內核面積和時序的項目。
圖 1. 設計實例amp文件用法
英特爾公司。版權所有。英特爾、英特爾標誌和其他英特爾標誌是英特爾公司或其子公司的商標。英特爾根據英特爾的標準保固保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。除非英特爾明確書面同意，英特爾不承擔因應用或使用本文所述的任何資訊、產品或服務而產生的任何責任或義務。建議英特爾客戶在依賴任何已發佈的資訊以及訂購產品或服務之前先取得最新版本的設備規格。 *其他名稱和品牌可能被聲稱為其他人的財產。
設計防爆amp文件目錄結構
圖 2. 50GbE 設計實例amp文件目錄結構
硬件配置及測試 files（硬件設計前ample) 位於ample_dir>/hardware_test_design。模擬 files（僅用於模擬的測試平台）位於ample_dir>/前ample_testbench.僅編譯的設計 examp樂位於ample_dir>/compilation_test_design.
仿真設計Examp組件
圖 3. 50GbE 模擬設計實施例amp框圖
仿真前ample設計頂層測試 file 就是 basic_avl_tb_top.sv 這個 file 實例化並連接 ATX PLL。它包括一個任務 send_packets_50g_avl，用於發送和接收 10 個資料包。
表 1. 50GbE IP 核子測試平台 File 說明
| File 姓名 | 描述 |
| 測試台和仿真 Files | |
| basic_avl_tb_top.sv | 頂層測試平台 file. 測試平台實例化 DUT 並運行 Verilog HDL 任務以生成和接受數據包。 |
| 測試台腳本 | |
| 運行_vsim.do | 運行測試平台的 ModelSim 腳本。 |
| 運行_vcs.sh | 用於運行測試平台的 Synopsys VCS 腳本。 |
| 運行_ncsim.sh | 運行測試平台的 Cadence NCSim 腳本。 |
| 運行_xcelium.sh | 用於執行測試平台的 Cadence Xcelium* 腳本。 |
硬體設計Examp組件
圖 4. 50GbE 硬體設計實例amp高級框圖
50GbE 硬體設計ample 包括以下組件
- 50GbE IP 核。
- 協調 IP 核編程和資料包產生的客戶端邏輯。
- ATX PLL 驅動元件收發器通道。
- IOPLL 從 100 MHz 輸入時鐘生成 50 MHz 時鐘到硬件設計前amp勒。
- JTAG 與系統控制台通訊的控制器。您可以透過系統控制台與客戶端邏輯進行通訊。
表 2. 50GbE IP 核硬體設計實施例ample File 說明
| File 名稱 | 描述 |
| eth_ex_50g.qpf | Quartus Prime 項目 file |
| eth_ex_50g.qsf | Quartus 項目設置 file |
| eth_ex_50g.sdc | Synopsys 設計約束 file. 你可以復制和修改這個 file 適用於您自己的 50GbE 設計。 |
| 持續… | |
50GbE 快速入門指南
| File 名稱 | 描述 |
| eth_ex_50g.v | 頂層 Verilog HDL 設計實例ample file |
| 常見的/ | 硬件設計前amp勒支持 files |
| 硬件測試/main.tcl | 主要的 file 用於訪問系統控制台 |
生成設計實例ample
圖 5. 程序
圖 6. 前amp50GbE 參數編輯器中的設計選項卡
按照以下步驟生成硬件設計示例ample和測試台
- 依照您使用的是 Intel Quartus® Prime Pro Edition 軟體或 Intel Quartus Prime Standard Edition 軟體，執行下列其中一項操作： 在 Intel Quartus Prime Pro Edition 中，按一下 File ➤ New Project Wizard 創建一個新的 Quartus Prime 工程，或者 File ➤ Open Project 開啟現有的 Quartus Prime 專案。精靈會提示您指定設備。 在 Intel Quartus Prime Standard Edition 軟體的 IP Catalog (Tools IP Catalog) 中，選擇 Arria 10 目標元件系列。
- 在 IP 目錄中，找到並選擇 50G 乙太網路。將出現「新 IP 變體」視窗。
- 為您的 IP 變體指定頂級名稱，然後按一下「確定」。參數編輯器新增頂級 .qsys（在 Intel Quartus Prime Standard Edition 中）或 .ip（在 Intel Quartus Prime Pro Edition 中） file 自動到目前項目。如果提示您手動新增 .qsys 或 .ip file 到項目，按一下項目 ➤ 新增/刪除 Files 在項目中添加 file.
- 在 Intel Quartus Prime Standard Edition 軟體中，您必須在 Device 欄位中選擇特定的 Arria 10 裝置，或保留 Quartus Prime 軟體建議的預設元件。
筆記： 硬件設計前amp文件用目標板上的設備覆蓋選擇。 您從 design ex 的菜單中指定目標板ampEx 中的 le 選項ample 設計選項卡（步驟 8）。 - 單擊確定。 出現參數編輯器。
- 在 IP 選項卡上，為您的 IP 內核變體指定參數。
- 在前ample 設計選項卡，用於 Examp設計 Files，選擇Simulation選項生成testbench，選擇Synthesis選項生成硬件設計examp樂。 僅 Verilog HDL files 生成。
筆記： 功能性 VHDL IP 內核不可用。 僅指定 Verilog HDL，用於您的 IP 核設計前amp勒。 - 對於硬體板，選擇 Arria 10 GX 收發器訊號完整性開發套件。
筆記： 請聯絡您的英特爾 FPGA 代表，以了解適合運行此硬體擴充功能的平台的信息amp勒。 - 單擊生成 Example 設計按鈕。 選擇前任amp出現 le Design Directory 窗口。
- 如果你想修改設計前amp顯示預設值的檔案目錄路徑或名稱 (alt_e50_0_example_design), 瀏覽到新路徑並輸入新設計 examp文件目錄名 (ample_dir>）。
- 按一下“確定”。
- 請參閱 KDB 解答 如何補償 Arria 10 PLL 參考時脈的 PLL 級聯或非專用時脈路徑的抖動？對於解決方法，您應該在 .sdc 中的 hardware_test_design 目錄中套用 file.
筆記： 您必須查閱此 KDB 答复，因為 50GbE IP 核心中的 RX 路徑包括級聯 PLL。因此，IP 核時鐘在 Arria 10 裝置中可能會遇到額外的抖動。此 KDB 答覆闡明了需要解決方法的軟體版本。
相關資訊
KDB 解答：如何補償 Arria 10 PLL 參考時脈的 PLL 級聯或非專用時脈路徑的抖動？
模擬 50GbE 設計 Examp測試平台
圖 7. 程序
請依照以下步驟模擬測試台
- 切換到testbench模擬目錄ample_dir>/前ample_testbench。
- 為您選擇的支援的模擬器執行模擬腳本。該腳本在模擬器中編譯並執行測試平台。請參閱表格「模擬測試台的步驟」。
- 分析結果。成功的測試平台發送十個資料包，接收十個資料包，並顯示「測試平台完成」。
表 3. 模擬測試平台的步驟
| 模擬器 | 指示 |
| 模型模擬 | 在命令列中，輸入 vsim -do run_vsim.do
如果您希望在不啟動 ModelSim GUI 的情況下進行模擬，請輸入 vsim -c -do run_vsim.do 筆記： ModelSim* – 英特爾 FPGA 版模擬器無法模擬該 IP 核心。您必須使用其他支援的 ModelSim 模擬器，例如 ModelSim SE。 |
| 數控模擬 | 在命令行中，鍵入 sh run_ncsim.sh |
| VCS | 在命令行中，鍵入 sh run_vcs.sh |
| Xcelium | 在命令行中，鍵入 sh run_xcelium.sh |
成功的測試運行顯示輸出，確認以下行為
- 等待 RX 時鐘穩定
- 打印 PHY 狀態
- 發送 10 個數據包
- 收到10個數據包
- 顯示“測試平台完成”。
以下的amp文件輸出說明了成功的模擬測試運行
- #Ref 時脈運作在 625 MHz，因此所有時脈週期都可以使用整數。
- #將報告頻率乘以 33/32 以獲得實際時脈頻率。
- #等待RX對齊
- #RX 校正鎖定
- #RX 通道對齊鎖定
- #TX啟用
- #** 發送數據包 1…
- #** 發送數據包 2…
- #** 發送數據包 3…
- #** 發送數據包 4…
- #** 發送數據包 5…
- #** 發送數據包 6…
- #** 發送數據包 7…
- #** 收到數據包 1…
- #** 發送數據包 8…
- #** 收到數據包 2…
- #** 發送數據包 9…
- #** 收到數據包 3…
- #** 發送數據包 10…
- #** 收到數據包 4…
- #** 收到數據包 5…
- #** 收到數據包 6…
- #** 收到數據包 7…
- #** 收到數據包 8…
- #** 收到數據包 9…
- #** 收到數據包 10…
- #**
- #** 測試平台完成。
- #**
- #************************************************
編譯和配置 Design Examp硬件中的文件
編譯硬體設計examp文件並在您的 Arria 10 GT 設備上配置它，請按照以下步驟操作
- 確保硬體設計example生成完成。
- 在 Intel Quartus Prime 軟體中，開啟 Intel Quartus Prime 項目ample_dir>/hardware_test_design/eth_ex_50g.qpf。
- 在編譯之前，請確保您已經實作了 KDB 答案中的解決方法：如何補償 Arria 10 PLL 參考時脈的 PLL 級聯或非專用時脈路徑的抖動？如果與您的軟體版本相關。
- 在處理菜單上，單擊開始編譯。
- 產生 SRAM 物件後 file .sof，按照以下步驟對硬件設計進行編程ampArria 10 設備上的文件：
- 在工具菜單上，單擊程序員。
- 在編程器中，單擊硬件設置。
- 選擇一個編程設備。
- 選擇具有 10G 重定時器的 Arria 25 GT 板並將其新增至您的 Intel Quartus Prime 工作階段中。
- 確保模式設置為 JTAG.
- 選擇 Arria 10 器件並單擊添加器件。 程序員顯示電路板上設備之間連接的框圖。
- 在您的 .sof 所在行中，選中 .sof 對應的複選框。
- 選中程序/配置列中的框。
- 點擊開始
筆記： 這個設計前amp該文件針對 Arria 10 GT 裝置。請聯絡您的英特爾 FPGA 代表，詢問適合運行此硬體擴充功能的平台ample
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- KDB 解答：如何補償 Arria 10 PLL 參考時脈的 PLL 級聯或非專用時脈路徑的抖動？
- 分層和基於團隊的設計的增量編譯
- 編程英特爾 FPGA 設備
測試 50GbE 硬體設計 Example
編譯 50GbE IP 核心設計 ex 後amp建立檔案並在 Arria 10 GT 裝置上進行設定後，您可以使用系統控制台對 IP 核心及其嵌入式 Native PHY IP 核心暫存器進行程式設計。開啟系統控制台並測試硬體設計amp樂，請按照下列步驟操作：
- 經過硬體設計後amp文件在 Arria 10 裝置上配置，在 Intel Quartus Prime 軟體的 Tools 選單上，按一下 System Debugging Tools ➤ System Console。
- 在 Tcl 控制台窗格中，鍵入 cd hwtest 將目錄變更為ample_dir>/hardware_test_design/hwtest.
- 鍵入 source main.tcl 以打開與 J 的連接TAG 掌握。
您可以使用以下設計範例對IP核進行編程amp文件命令
- chkphy_status：顯示時脈頻率和 PHY 鎖定狀態。
- start_pkt_gen：啟動封包產生器。
- stop_pkt_gen：停止資料包產生器。
- Loop_on：開啟內部串列環回
- Loop_off：關閉內部串列環回。
- 暫存器讀取：傳回IP核暫存器值。
- 註冊寫入: 寫到 IP 核子暫存器位址。
相關資訊
- 50GbE 設計擴展ample 暫存器第 13 頁 用於硬體設計的暫存器映射amp勒。
- 使用系統控制台分析和調試設計
設計防爆amp文件說明
設計前amp該文件演示了具有符合 IEEE 50ba 標準 CAUI-802.3 規範的收發器介面的 4GbE 核心的功能。您可以從 Ex 產生設計amp50GbE 參數編輯器中的 Design 選項卡。生成設計examp文件中，您必須首先為您打算在最終產品中生成的 IP 核變體設置參數值。 生成設計前ample 創建 IP 核的副本； 測試平台和硬件設計前amp請使用此變體作為 DUT。 如果您未將 DUT 的參數值設置為與最終產品中的參數值相匹配，設計前amp您生成的 le 不會執行您想要的 IP 內核變體。
筆記： 測試平台演示了 IP 核的基本測試。它並不旨在取代完整的驗證環境。您必須在模擬和硬體中對自己的 50GbE 設計進行更廣泛的驗證。
相關資訊
英特爾 Arria® 10 50Gbps 乙太網路 IP 核子用戶指南
設計防爆amp文件行為
測試台透過 IP 核發送流量，測試 IP 核的發送側和接收側。在硬體設計方面amp例如，您可以在內部串行環回模式下對 IP 內核進行編程，並在發送端生成通過接收端環回的流量。
設計防爆amp接口信號
50GbE 測試平台是獨立的，不需要驅動任何輸入訊號。
表 4. 50GbE 硬體設計實例amp接口信號
| 訊號 | 方向 | 評論 |
|
時鐘50 |
輸入 |
以 50 MHz 驅動。目的是透過板上的 50 Mhz 振盪器來驅動它。 |
| 時鐘參考 | 輸入 | 以 644.53125 MHz 驅動。 |
|
cpu_resetn |
輸入 |
復位 IP 核。 低電平有效。 將全局硬復位 csr_reset_n 驅動到 IP 內核。 |
| 持續… | ||
英特爾公司。版權所有。英特爾、英特爾標誌和其他英特爾標誌是英特爾公司或其子公司的商標。英特爾根據英特爾的標準保固保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。除非英特爾明確書面同意，英特爾不承擔因應用或使用本文所述的任何資訊、產品或服務而產生的任何責任或義務。建議英特爾客戶在依賴任何已發佈的資訊以及訂購產品或服務之前先取得最新版本的設備規格。 *其他名稱和品牌可能被聲稱為其他人的財產。
| 訊號 | 方向 | 評論 |
| tx_串行[1:0] | 輸出 | 收發器 PHY 輸出串行數據。 |
| rx_串行[1:0] | 輸入 | 收發器 PHY 輸入串行數據。 |
|
user_led[7:0] |
輸出 |
狀態信號。 硬件設計前ample 連接這些位以驅動目標板上的 LED。 各個位反映以下信號值和時鐘行為：
• [0]：IP核的主復位信號 • [1]：clk_ref 的分割版本 • [2]：clk50的分頻版 • [3]：100 MHz 狀態時鐘的分頻版本 • [4]：tx_lanes_stable • [5]：rx_block_lock • [6]：rx_am_lock • [7]：rx_pcs_ready |
相關資訊
介面和訊號描述 提供 50GbE IP 核訊號及其所屬介面的詳細描述。
50GbE 設計擴展amp文件寄存器
表 5. 50GbE 硬體設計實例amp寄存器映射
列出硬件設計前的內存映射寄存器範圍amp樂。 您可以在系統控制台中使用 reg_read 和 reg_write 函數訪問這些寄存器。
| 字偏移 | 註冊類別 |
| 0x300–0x5FF | 50GbE IP 核暫存器。 |
| 0x4000–0x4C00 | Arria 10 動態重配置暫存器。 Lane 0 的暫存器基底位址為 4000x0，Lane 0 的暫存器基底位址為 4400x1。 |
相關資訊
- 測試 50GbE 硬體設計 Examp第 11 頁的檔案 用於存取 IP 核和 Native PHY 暫存器的系統控制台指令。
- 50GbE 控制和狀態暫存器描述 描述 50GbE IP 內核暫存器。
文件修訂歷史
表 6. 50G 乙太網路設計實例amp使用者指南修訂歷史
| 日期 | 發布 | 變化 |
| 2019.04.03 | 17.0 | 新增了運行 Xcelium 模擬的命令。 |
|
2017.11.08 |
17.0 |
添加了 KDB Answer 鏈接，該鏈接提供了因 IP 核中級聯 ATX PLL 而導致 Intel Arria® 10 器件上潛在抖動的解決方法。
參考 生成設計實例ample 在第7頁和 編譯和 配置設計Examp硬件中的文件 第 10 頁。 這個設計前amp使用者指南尚未更新以反映 筆記： 晚於 Intel Quartus Prime 軟體版本的 Intel Quartus Prime 版本中設計產生的細微變化 v17.0。 |
| 2017.05.08 | 17.0 | 首次公開發布。 |
英特爾公司。版權所有。英特爾、英特爾標誌和其他英特爾標誌是英特爾公司或其子公司的商標。英特爾根據英特爾的標準保固保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。除非英特爾明確書面同意，英特爾不承擔因應用或使用本文所述的任何資訊、產品或服務而產生的任何責任或義務。建議英特爾客戶在依賴任何已發佈的資訊以及訂購產品或服務之前先取得最新版本的設備規格。 *其他名稱和品牌可能被聲稱為其他人的財產。
文件/資源
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英特爾 50G 以太網設計實例ample [pdf] 使用者指南 50G 以太網設計實例ample、50G、乙太網路設計Example, 設計前ample |
