Intel 50G Ethernet Design Example Кіраўніцтва карыстальніка

Змест схаваць

1 Intel 50G Ethernet Design Example

2 Кароткае кіраўніцтва 50GbE

3 Дызайн Example Структура каталога

4 Дызайн мадэлявання Example Кампаненты

5 Стварэнне дызайну Example

6 Імітацыя 50GbE Design Example Testbench

7 Дызайн Exampапісанне

8 Дызайн 50GbE Example Рэестры

9 Дакументы / Рэсурсы

9.1 Спасылкі

10 Падобныя паведамленні

Intel 50G Ethernet Design Example

Кароткае кіраўніцтва 50GbE

IP-ядро 50GbE забяспечвае тэставы стэнд мадэлявання і распрацоўку апаратнага забеспячэнняampфайл, які падтрымлівае кампіляцыю і тэсціраванне абсталявання. Калі вы ствараеце дызайн example, рэдактар параметраў аўтаматычна стварае fileНеабходна для мадэлявання, кампіляцыі і тэсціравання дызайну ў апаратным забеспячэнні. Вы можаце загрузіць скампіляваны дызайн апаратнага забеспячэння на прыладу Arria 10 GT.

Заўвага: Гэты дызайн эксample прызначаны для прылады Arria 10 GT і патрабуе рэтаймера 25G. Калі ласка, звярніцеся да свайго прадстаўніка Intel FPGA, каб даведацца пра платформу, прыдатную для запуску гэтага апаратнага забеспячэнняampле. У некаторых выпадках можа быць прадастаўлена пазыка адпаведнага абсталявання. Акрамя таго, Intel забяспечвае эксampпраект, які вы можаце выкарыстоўваць для хуткай ацэнкі плошчы ядра IP і часу.

Малюнак 1. Дызайн Example Выкарыстанне

Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.

Дызайн Example Структура каталога

Малюнак 2. 50GbE Design Example Структура каталога

Канфігурацыя абсталявання і тэст files (дызайн абсталявання, напрample) знаходзяцца ўample_dir>/hardware_test_design. Мадэляванне files (тэставы стэнд толькі для мадэлявання) знаходзяцца ўample_dir>/ прample_testbench.Дызайн толькі для кампіляцыі, напрampле знаходзіцца ўample_dir>/compilation_test_design.

Дызайн мадэлявання Example Кампаненты

Малюнак 3. Праект мадэлявання 50GbE ExampБлок-схема

Мадэляванне example дызайн тэст верхняга ўзроўню file гэта basic_avl_tb_top.sv Гэта file стварае і падключае ATX PLL. Ён уключае задачу send_packets_50g_avl для адпраўкі і атрымання 10 пакетаў.

Табліца 1. 50GbE IP Core Testbench File Апісанні

File Імя	Апісанне
Тэставы стэнд і мадэляванне Files
basic_avl_tb_top.sv	Тэставы стэнд верхняга ўзроўню file. Тэставы стэнд стварае асобнік DUT і запускае задачы Verilog HDL для стварэння і прыняцця пакетаў.
Сцэнарыі Testbench
run_vsim.do	Сцэнар ModelSim для запуску тэставага стэнда.
run_vcs.sh	Скрыпт Synopsys VCS для запуску тэставага стенда.
run_ncsim.sh	Сцэнар Cadence NCSim для запуску тэставага стэнда.
run_xcelium.sh	Скрыпт Cadence Xcelium* для запуску тэставага стенда.

Дызайн rdware Example Кампаненты

Малюнак 4. Дызайн абсталявання 50GbE Exampблок-схема высокага ўзроўню

Дызайн апаратнага забеспячэння 50GbE, напрыкладample ўключае наступныя кампаненты

Ядро IP 50GbE.
Логіка кліента, якая каардынуе праграмаванне ядра IP і генерацыю пакетаў.

ATX PLL для кіравання каналамі прыёмаперадатчыка прылады.
IOPLL для генерацыі тактавай частаты 100 МГц ад тактавай частоты ўваходнага сігналу 50 МГц да дызайну апаратнага забеспячэння, напрыкладampле.

JTAG кантролер, які ўзаемадзейнічае з сістэмнай кансоллю. Вы маеце зносіны з логікай кліента праз сістэмную кансоль.

Табліца 2. Дызайн апаратнага забеспячэння 50GbE IP Core Example File Апісанні

File Імёны	Апісанне
eth_ex_50g.qpf	Праект Quartus Prime file
eth_ex_50g.qsf	Налады праекта Quartus file
eth_ex_50g.sdc	Абмежаванні дызайну Synopsys file. Вы можаце скапіяваць і змяніць гэта file для вашага ўласнага дызайну 50GbE.
*працяг...*

Кароткае кіраўніцтва 50GbE

File Імёны	Апісанне
eth_ex_50g.v	Дызайн Verilog HDL верхняга ўзроўню, напрample file
агульны/	Дызайн апаратнага забеспячэння напрampпадтрымка files
hwtest/main.tcl	Асноўны file для доступу да сістэмнай кансолі

Стварэнне дызайну Example

Малюнак 5. Працэдура

Малюнак 6. ВыпampУкладка "Дызайн" у рэдактары параметраў 50GbE

Выканайце наступныя крокі, каб стварыць дызайн апаратнага забеспячэння напрample і выпрабавальны стэнд

У залежнасці ад таго, выкарыстоўваеце вы праграмнае забеспячэнне Intel Quartus® Prime Pro Edition або праграмнае забеспячэнне Intel Quartus Prime Standard Edition, выканайце адно з наступных дзеянняў: У Intel Quartus Prime Pro Edition націсніце File ➤ Майстар новага праекта, каб стварыць новы праект Quartus Prime, або File ➤ Адкрыць праект, каб адкрыць існуючы праект Quartus Prime. Майстар прапануе ўказаць прыладу. У праграмным забеспячэнні Intel Quartus Prime Standard Edition у каталогу IP (Каталог IP інструментаў) абярыце сямейства мэтавых прылад Arria 10.
У каталогу IP знайдзіце і выберыце 50G Ethernet. З'явіцца акно New IP Variation.

Укажыце імя верхняга ўзроўню для вашага варыянту IP і націсніце OK. Рэдактар параметраў дадае .qsys верхняга ўзроўню (у Intel Quartus Prime Standard Edition) або .ip (у Intel Quartus Prime Pro Edition) file у бягучы праект аўтаматычна. Калі вам будзе прапанавана ўручную дадаць .qsys або .ip file у праект, націсніце Праект ➤ Дадаць/Выдаліць Files у Праекце, каб дадаць file.
У праграмным забеспячэнні Intel Quartus Prime Standard Edition вы павінны выбраць пэўную прыладу Arria 10 у полі «Прылада» або захаваць прыладу па змаўчанні, якую прапануе праграмнае забеспячэнне Quartus Prime.
Заўвага: Апаратны дызайн напрample перазапісвае выбар прыладай на мэтавай дошцы. Вы паказваеце мэтавую дошку з меню дызайну напрample варыянты ў Example Дызайн ўкладка (Крок 8).

Націсніце OK. З'явіцца рэдактар параметраў.
На ўкладцы IP укажыце параметры для вашай варыяцыі ядра IP.

На ExampУкладка Дызайн, напрыкладampле Дызайн Files, абярыце опцыю "Мадэляванне", каб стварыць тэставы стэнд, і абярыце опцыю "Сінтэз", каб згенераваць дызайн апаратнага забеспячэння.ampле. Толькі Verilog HDL files генеруюцца.
Заўвага: Функцыянальнае IP-ядро VHDL недаступнае. Укажыце толькі Verilog HDL, для вашай канструкцыі ядра IP, напрыкладampле.
Для апаратнай платы выберыце камплект распрацоўкі сігналу трансівера Arria 10 GX.
Заўвага: Звярніцеся да свайго прадстаўніка Intel FPGA для атрымання інфармацыі аб платформе, прыдатнай для запуску гэтага апаратнага забеспячэнняampле.

Націсніце Generate Exampкнопка Дызайн. Параметр Select ExampЗ'явіцца акно каталога дызайну.
Калі вы хочаце змяніць дызайн напрample шлях да каталога або імя з паказаных значэнняў па змаўчанні (alt_e50_0_example_design), перайдзіце да новага шляху і ўвядзіце новы дызайн напрampімя каталога (ample_dir>).
Націсніце OK.
Звярніцеся да адказу KDB. Як мне кампенсаваць дрыгаценне каскаднага тактавага сігналу PLL або невыдзеленага тактавага канала для эталоннага тактавага сігналу Arria 10 PLL? для абыходнага шляху вы павінны звярнуцца ў каталог hardware_test_design у .sdc file.

Заўвага: Вы павінны пракансультавацца з гэтым адказам KDB, таму што шлях RX у ядры IP 50GbE уключае каскадныя PLL. Такім чынам, тактавыя частоты ядра IP могуць адчуваць дадатковае дрыгаценне ў прыладах Arria 10. Гэты адказ KDB удакладняе выпускі праграмнага забеспячэння, у якіх неабходны абыходны шлях.

Звязаная інфармацыя
Адказ KDB: Як мне кампенсаваць дрыгаценне каскаднага тактавага сігналу PLL або невыдзеленага тактавага канала для эталоннага тактавага сігналу Arria 10 PLL?

Імітацыя 50GbE Design Example Testbench

Малюнак 7. Працэдура

Выканайце наступныя крокі, каб змадэляваць тэставы стэнд

Перайдзіце ў каталог мадэлявання тэставага стендаample_dir>/ прample_testbench.
Запусціце сцэнар мадэлявання для сімулятара, які падтрымліваецца па вашаму выбару. Сцэнар кампілюе і запускае тэставы стэнд у сімулятары. Звярніцеся да табліцы «Этапы для мадэлявання выпрабавальнага стэнда».
Прааналізуйце вынікі. Паспяховы тэставы стэнд адпраўляе дзесяць пакетаў, прымае дзесяць пакетаў і адлюстроўвае надпіс «Testbench complete».

Табліца 3. Крокі для мадэлявання Testbench

Сімулятар	Інструкцыя
ModelSim	У камандным радку ўвядзіце vsim -do run_vsim.do Калі вы аддаеце перавагу сімуляваць, не выклікаючы графічны інтэрфейс ModelSim, увядзіце vsim -c -do run_vsim.do Заўвага: Сімулятар ModelSim* – Intel FPGA Edition не мае магчымасці для мадэлявання гэтага ядра IP. Вы павінны выкарыстоўваць іншы сімулятар ModelSim, які падтрымліваецца, напрыклад ModelSim SE.
NCSim	У камандным радку ўвядзіце sh run_ncsim.sh
VCS	У камандным радку ўвядзіце sh run_vcs.sh
Xcelium	У камандным радку ўвядзіце sh run_xcelium.sh

Паспяховы тэставы запуск адлюстроўвае выхад, які пацвярджае наступныя паводзіны

Чаканне ўстаноўкі гадзінніка RX
Друк стану PHY
Адпраўка 10 пакетаў
Атрыманне 10 пакетаў

Паказваецца надпіс "Testbench complete."

Наступныя сample вынік ілюструе паспяховы запуск тэсту мадэлявання

Гадзіннік #Ref працуе на частаце 625 МГц, таму цэлыя лічбы можна выкарыстоўваць для ўсіх перыядаў такта.

#Памножце заяўленыя частоты на 33/32, каб атрымаць фактычныя тактавыя частоты.
#Чаканне выраўноўвання RX
Выпраўленне перакосу #RX заблакіравана

Выраўноўванне паласы #RX заблакіравана
#TX уключаны
#**Адпраўка пакета 1…

#**Адпраўка пакета 2…
#**Адпраўка пакета 3…
#**Адпраўка пакета 4…

#**Адпраўка пакета 5…
#**Адпраўка пакета 6…
#**Адпраўка пакета 7…

#**Атрыманы пакет 1…
#**Адпраўка пакета 8…
#**Атрыманы пакет 2…

#**Адпраўка пакета 9…
#**Атрыманы пакет 3…
#**Адпраўка пакета 10…

#**Атрыманы пакет 4…
#**Атрыманы пакет 5…
#**Атрыманы пакет 6…

#**Атрыманы пакет 7…
#**Атрыманы пакет 8…
#**Атрыманы пакет 9…

#**Атрыманы пакет 10…
#**
#** Testbench завершаны.

#**
#****************************************

Кампіляцыя і канфігурацыя Design Example ў апаратным забеспячэнні

Для кампіляцыі дызайну апаратнага забеспячэння напрample і наладзьце яго на сваёй прыладзе Arria 10 GT, выканайце наступныя дзеянні

Забяспечце дызайн апаратнага забеспячэння, напрample пакаленне завершана.
У праграмным забеспячэнні Intel Quartus Prime адкрыйце праект Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Перад кампіляцыяй пераканайцеся, што вы рэалізавалі абыходны шлях з KDB. Адказ. Як мне кампенсаваць дрыгаценне каскаднай сістэмы PLL або невыдзеленага тактавага шляху для эталоннага тактавага сігналу Arria 10 PLL? калі гэта актуальна для вашага выпуску праграмнага забеспячэння.
У меню «Апрацоўка» націсніце «Пачаць кампіляцыю».
Пасля стварэння аб'екта SRAM file .sof, выканайце наступныя крокі, каб запраграмаваць дызайн абсталявання, напрample на прыладзе Arria 10:

У меню Інструменты націсніце Праграміст.
У Programmer пстрыкніце Hardware Setup.
Выберыце прыладу для праграмавання.

Выберыце і дадайце плату Arria 10 GT з рэтаймерам 25G да вашай сесіі Intel Quartus Prime.
Пераканайцеся, што рэжым усталяваны на JTAG.
Выберыце прыладу Arria 10 і націсніце «Дадаць прыладу». Праграміст адлюстроўвае блок-схему злучэнняў паміж прыладамі на вашай плаце.

У радку з вашым .sof пастаўце галачку для .sof.
Усталюйце сцяжок у слупку Праграма/Наладзіць.
Націсніце Пуск

Заўвага: Гэты дызайн эксample накіравана на прыладу Arria 10 GT. Калі ласка, звярніцеся да свайго прадстаўніка Intel FPGA, каб даведацца пра платформу, прыдатную для запуску гэтага апаратнага забеспячэнняample

Звязаная інфармацыя

Адказ KDB: Як мне кампенсаваць дрыгаценне каскаднай сістэмы ФАПЧ або невыдзеленага тактавага канала для эталоннага тактавага сігналу ФАПЧ Arria 10?

Паступовая кампіляцыя для іерархічнага і каманднага дызайну
Праграмаванне прылад Intel FPGA

Тэставанне апаратнага дызайну 50GbE Example

Пасля кампіляцыі дызайну ядра 50GbE IP напрampі наладзіць яго на сваёй прыладзе Arria 10 GT, вы можаце выкарыстоўваць сістэмную кансоль для праграмавання ядра IP і яго ўбудаваных рэгістраў ядра Native PHY IP. Каб уключыць сістэмную кансоль і праверыць канструкцыю абсталявання, напрample, выканайце наступныя дзеянні:

Пасля распрацоўкі абсталявання напрample настроены на прыладзе Arria 10, у праграмным забеспячэнні Intel Quartus Prime у меню "Інструменты" націсніце "Сістэмныя інструменты адладкі" ➤ "Сістэмная кансоль".
На панэлі кансолі Tcl увядзіце cd hwtest, каб перайсці ў каталогample_dir>/hardware_test_design/hwtest.

Увядзіце source main.tcl, каб адкрыць злучэнне з JTAG гаспадар.

Вы можаце запраграмаваць ядро IP з наступным дызайнам, напрыкладampле каманды

chkphy_status: Адлюстроўвае тактавыя частоты і статус блакіроўкі PHY.

start_pkt_gen: Запускае генератар пакетаў.
stop_pkt_gen: Спыняе генератар пакетаў.
loop_on: Уключае ўнутраную паслядоўную петлю

loop_off: Выключае ўнутраны паслядоўны шлейф.
reg_read : Вяртае значэнне рэгістра ядра IP у .
reg_write : Піша у рэестр ядра IP па адрасе .

Звязаная інфармацыя

Дызайн 50GbE Example Рэгістры на старонцы 13 Карта рэгістраў для распрацоўкі абсталявання, напрampле.
Аналіз і адладка праектаў з дапамогай сістэмнай кансолі

Дызайн Exampапісанне

Дызайн эксample дэманструе функцыі ядра 50GbE з інтэрфейсам прыёмаперадатчыка, сумяшчальным са спецыфікацыяй CAUI-802.3 стандарту IEEE 4ba. Вы можаце стварыць дызайн з ExampУкладка «Дызайн» у рэдактары параметраў 50GbE. Каб стварыць дызайн example, вы павінны спачатку задаць значэнні параметраў для варыяцыі ядра IP, які вы збіраецеся стварыць у сваім канчатковым прадукце. Стварэнне дызайну напрample стварае копію ядра IP; тэставы стэнд і дызайн апаратнага забеспячэнняample выкарыстоўваць гэты варыянт у якасці DUT. Калі вы не ўсталюеце значэнні параметраў для DUT такімі, каб яны адпавядалі значэнням параметраў у вашым канчатковым прадукце, канструкцыя напрample, які вы генеруеце, не выконвае варыяцыю ядра IP, якую вы збіраецеся.

Заўвага: Стэнд дэманструе асноўны тэст ядра IP. Ён не прызначаны для замены асяроддзя поўнай праверкі. Вы павінны выканаць больш дэталёвую праверку вашай уласнай канструкцыі 50GbE у мадэляванні і ў апаратным забеспячэнні.

Звязаная інфармацыя
Кіраўніцтва карыстальніка Intel Arria® 10 50 Гбіт/с Ethernet IP Core

Дызайн Example Паводзіны
Тэставы стэнд адпраўляе трафік праз ядро IP, выконваючы бок перадачы і бок прыёму ядра IP. У апаратнай канструкцыі напрample, вы можаце запраграмаваць ядро IP у рэжыме ўнутранай паслядоўнай замыкання і генераваць трафік на баку перадачы, які вяртаецца праз бок прыёму.

Дызайн ExampСігналы інтэрфейсу
Тэставы стэнд 50GbE з'яўляецца аўтаномным і не патрабуе ад вас уключэння ўваходных сігналаў.

Табліца 4. Дызайн апаратнага забеспячэння 50GbE ExampСігналы інтэрфейсу

Сігнал	Напрамак	Каментарыі
clk50	Увод	Дыск на 50 Мгц. Намер складаецца ў тым, каб кіраваць гэтым з дапамогай асцылятара 50 МГц на плаце.
clk_ref	Увод	Дыск на 644.53125 МГц.
cpu_resetn	Увод	Скід ядра IP. Актыўны нізкі. Прыводзіць глабальны апаратны скід csr_reset_n да ядра IP.
*працяг...*

Сігнал	Напрамак	Каментарыі
tx_serial[1:0]	Выхад	Трансівер PHY выводзіць паслядоўныя дадзеныя.
rx_serial[1:0]	Увод	Трансівер PHY ўваходныя паслядоўныя дадзеныя.
пад кіраўніцтвам карыстальніка [7:0]	Выхад	Сігналы стану. Апаратны дызайн напрample злучае гэтыя біты для кіравання святлодыёдамі на мэтавай плаце. Асобныя біты адлюстроўваюць наступныя значэнні сігналу і паводзіны гадзінніка: • [0]: асноўны сігнал скіду на ядро IP • [1]: Падзеленая версія clk_ref • [2]: Падзеленая версія clk50 • [3]: Падзеленая версія гадзінніка стану 100 МГц • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Звязаная інфармацыя
Апісанні інтэрфейсаў і сігналаў Дае падрабязныя апісанні асноўных сігналаў IP 50GbE і інтэрфейсаў, да якіх яны належаць.

Дызайн 50GbE Example Рэестры

Табліца 5. Дызайн апаратнага забеспячэння 50GbE Example Register Map
Пералічвае дыяпазоны адлюстраваных у памяці рэгістраў для дызайну апаратнага забеспячэння, напрыкладampле. Вы атрымліваеце доступ да гэтых рэестраў з дапамогай функцый reg_read і reg_write у сістэмнай кансолі.

Зрушэнне слоў	Катэгорыя рэгістрацыі
0x300–0x5FF	Рэгістры ядра IP 50GbE.
0x4000–0x4C00	Рэгістры дынамічнай рэканфігурацыі Arria 10. Базавы адрас рэгістрацыі - 0x4000 для паласы 0 і 0x4400 для паласы 1.

Звязаная інфармацыя

Тэставанне апаратнага дызайну 50GbE Example на старонцы 11 Каманды сістэмнай кансолі для доступу да ядра IP і ўласных рэгістраў PHY.
Апісанне рэгістра кіравання і стану 50GbE Апісвае асноўныя рэгістры IP 50GbE.

Гісторыя версій дакумента

Табліца 6. Канструкцыя 50G Ethernet Example Гісторыя версій кіраўніцтва карыстальніка

Дата	Вызваленне	Змены
2019.04.03	17.0	Дададзена каманда для запуску мадэлявання Xcelium.
2017.11.08	17.0	Дададзена спасылка на KDB Answer, якая дае абыходны шлях для патэнцыйнага дрыгацення на прыладах Intel Arria® 10 з-за каскадных ATX PLL у ядры IP. Спасылацца на Стварэнне дызайну Example на старонцы 7 і Складанне і Настройка Design Example ў апаратным забеспячэнні на старонцы 10. Гэты дызайн эксample кіраўніцтва карыстальніка не было абноўлена, каб адлюстраваць Заўвага: нязначныя змены ў генерацыі дызайну ў выпусках Intel Quartus Prime, пазнейшых за выпуск праграмнага забеспячэння Intel Quartus Prime v17.0.
2017.05.08	17.0	Першы публічны рэліз.

Дакументы / Рэсурсы

Intel 50G Ethernet Design Example [pdfКіраўніцтва карыстальніка
Канструкцыя 50G Ethernet Example, 50G, Ethernet Design Example, Design Example

Спасылкі

Кіраўніцтва карыстальніка

Intel 50G Ethernet Design Example

Кароткае кіраўніцтва 50GbE

Дызайн Example Структура каталога

Дызайн мадэлявання Example Кампаненты

Стварэнне дызайну Example

Імітацыя 50GbE Design Example Testbench

Дызайн Exampапісанне

Дызайн 50GbE Example Рэестры

Дакументы / Рэсурсы

Спасылкі

Пакінуць каментар

Адмяніць адказ