intel 50G Ethernet hönnun Example Notendahandbók

Innihald fela sig

1 intel 50G Ethernet hönnun Example

2 50GbE Quick Start Guide

3 Hönnun Example Directory Uppbygging

4 Simulation Design Example Íhlutir

5 Búa til Hönnun Example

6 Hermir eftir 50GbE Design Exampprófbekkur

7 Hönnun Example Lýsing

8 50GbE Hönnun Example Registers

9 Skjöl / auðlindir

9.1 Heimildir

10 Tengdar færslur

intel 50G Ethernet hönnun Example

50GbE Quick Start Guide

50GbE IP kjarninn býður upp á hermiprófunarbekk og vélbúnaðarhönnun tdample sem styður samantekt og vélbúnaðarprófanir. Þegar þú býrð til hönnunina tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina í vélbúnaði. Þú getur halað niður samantekinni vélbúnaðarhönnun í Arria 10 GT tæki.

Athugið: Þessi hönnun tdample miðar á Arria 10 GT tækið og krefst 25G endurstillingar. Vinsamlegast hafðu samband við Intel FPGA fulltrúa þinn til að spyrjast fyrir um vettvang sem hentar til að keyra þennan vélbúnað tdample. Í sumum tilfellum gæti verið hægt að fá lán á viðeigandi vélbúnaði. Að auki býður Intel upp á tdampLe verkefni sem þú getur notað til að áætla fljótt IP kjarnasvæði og tímasetningu.

Mynd 1. Hönnun Example Notkun

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.

Hönnun Example Directory Uppbygging

Mynd 2. 50GbE Hönnun Example Directory Uppbygging

Vélbúnaðarstillingar og prófun files (vélbúnaðarhönnunin tdample) eru staðsett íample_dir>/hardware_test_design. Uppgerðin files (prófunarbekkur eingöngu fyrir uppgerð) eru staðsettir íample_dir>/ example_testbench.Hönnunin sem eingöngu er safnað saman tdample er staðsett íample_dir>/compilation_test_design.

Simulation Design Example Íhlutir

Mynd 3. 50GbE Simulation Design Example Block Diagram

Uppgerðin tdamppróf á efsta stigi hönnunar file er basic_avl_tb_top.sv Þetta file sýnir og tengir ATX PLL. Það felur í sér verkefni, send_packets_50g_avl, til að senda og taka á móti 10 pakka.

Tafla 1. 50GbE IP Core Testbekkur File Lýsingar

File Nafn	Lýsing
Prófbekkur og uppgerð Files
basic_avl_tb_top.sv	Prófbekkur á hæsta stigi file. Prófbekkurinn sýnir DUT og keyrir Verilog HDL verkefni til að búa til og samþykkja pakka.
Testbench Scripts
run_vsim.do	ModelSim handritið til að keyra prófunarbekkinn.
run_vcs.sh	Synopsys VCS handritið til að keyra prófunarbekkinn.
run_ncsim.sh	Cadence NCSim handritið til að keyra prófunarbekkinn.
run_xcelium.sh	Cadence Xcelium* handritið til að keyra prófunarbekkinn.

rdware hönnun Example Íhlutir

Mynd 4. 50GbE Vélbúnaðarhönnun Example High Level Block Diagram

50GbE vélbúnaðarhönnunin tdample inniheldur eftirfarandi hluti

50GbE IP kjarna.
Viðskiptavinalogic sem samhæfir forritun IP kjarna og pakkaframleiðslu.

ATX PLL til að keyra senditæki tækisins.
IOPLL til að búa til 100 MHz klukku frá 50 MHz inntaksklukku til vélbúnaðarhönnunarinnar tdample.

JTAG stjórnandi sem hefur samskipti við kerfisborðið. Þú átt samskipti við rökfræði viðskiptavinarins í gegnum System Console.

Tafla 2. 50GbE IP Core Hardware Design Example File Lýsingar

File Nöfn	Lýsing
eth_ex_50g.qpf	Quartus Prime verkefnið file
eth_ex_50g.qsf	Quartus verkefnastillingar file
eth_ex_50g.sdc	Synopsys hönnunartakmarkanir file. Þú getur afritað og breytt þessu file fyrir þína eigin 50GbE hönnun.
*áfram…*

50GbE Quick Start Guide

File Nöfn	Lýsing
eth_ex_50g.v	Verilog HDL hönnun á hæsta stigi tdample file
algengt/	Vélbúnaðarhönnun tdample stuðningur files
hwtest/main.tcl	Aðal file til að fá aðgang að System Console

Búa til Hönnun Example

Mynd 5. Verklag

Mynd 6. DæmiampLe Design Tab í 50GbE Parameter Editor

Fylgdu þessum skrefum til að búa til vélbúnaðarhönnunina tdample og prófunarbekkur

Það fer eftir því hvort þú ert að nota Intel Quartus® Prime Pro Edition hugbúnaðinn eða Intel Quartus Prime Standard Edition hugbúnaðinn, framkvæma eina af eftirfarandi aðgerðum: Í Intel Quartus Prime Pro Edition, smelltu á File ➤ New Project Wizard til að búa til nýtt Quartus Prime verkefni, eða File ➤ Opið verkefni til að opna fyrirliggjandi Quartus Prime verkefni. Töframaðurinn biður þig um að tilgreina tæki. Í Intel Quartus Prime Standard Edition hugbúnaðinum, í IP Catalog (Tools IP Catalog), veldu Arria 10 marktækjafjölskylduna.
Finndu og veldu 50G Ethernet í IP vörulistanum. Nýtt IP afbrigði glugginn birtist.

Tilgreindu heiti á efsta stigi fyrir IP-afbrigðið þitt og smelltu á OK. Færibreyturitlin bætir við .qsys á efstu stigi (í Intel Quartus Prime Standard Edition) eða .ip (í Intel Quartus Prime Pro Edition) file yfir í núverandi verkefni sjálfkrafa. Ef þú ert beðinn um að bæta handvirkt við .qsys eða .ip file í verkefnið, smelltu á Verkefni ➤ Bæta við/fjarlægja Files í Project til að bæta við file.
Í Intel Quartus Prime Standard Edition hugbúnaðinum verður þú að velja tiltekið Arria 10 tæki í Tæki reitnum, eða halda sjálfgefna tækinu sem Quartus Prime hugbúnaðurinn leggur til.
Athugið: Vélbúnaðarhönnun tdample skrifar yfir valið með tækinu á markborðinu. Þú tilgreinir markborðið í valmynd hönnunar tdample valkostir í Example Hönnun flipinn (skref 8).

Smelltu á OK. Færibreytirtillinn birtist.
Á IP flipanum skaltu tilgreina færibreytur fyrir IP kjarnaafbrigðið þitt.

Á fyrrvample Hönnun flipinn, til dæmisample Hönnun Files, veldu Simulation valkostinn til að búa til prófunarbekkinn og veldu Synthesis valkostinn til að búa til vélbúnaðarhönnunina td.ample. Aðeins Verilog HDL files eru mynduð.
Athugið: Virkur VHDL IP kjarni er ekki í boði. Tilgreindu aðeins Verilog HDL fyrir IP kjarnahönnun þína, tdample.
Fyrir vélbúnaðarborð skaltu velja Arria 10 GX Sendimóttakara Signal Integrity Development Kit.
Athugið: Hafðu samband við fulltrúa Intel FPGA til að fá upplýsingar um vettvang sem hentar til að keyra þennan vélbúnað tdample.

Smelltu á Búa til Example Hönnunarhnappur. Valið ExampLe Design Directory gluggi birtist.
Ef þú vilt breyta hönnuninni tdample skráarslóð eða nafn frá sjálfgefnum stillingum sem sýndar eru (alt_e50_0_example_design), flettu að nýju leiðinni og sláðu inn nýju hönnunina tdampnafn möppu (ample_dir>).
Smelltu á OK.
Skoðaðu KDB svarið Hvernig bæti ég upp fyrir titring í PLL fossandi eða ósérhæfðri klukkuleið fyrir Arria 10 PLL viðmiðunarklukku? til lausnar ættirðu að sækja um í hardware_test_design möppunni í .sdc file.

Athugið: Þú verður að ráðfæra þig við þetta KDB svar vegna þess að RX slóðin í 50GbE IP kjarnanum inniheldur cascaded PLLs. Þess vegna gætu IP kjarnaklukkurnar fundið fyrir frekari kippi í Arria 10 tækjum. Þetta KDB svar skýrir hugbúnaðarútgáfurnar þar sem lausnin er nauðsynleg.

Tengdar upplýsingar
KDB Svar: Hvernig bæti ég upp kippinn í PLL-fallandi eða ósérhæfðri klukkuleið fyrir Arria 10 PLL viðmiðunarklukku?

Hermir eftir 50GbE Design Exampprófbekkur

Mynd 7. Verklag

Fylgdu þessum skrefum til að líkja eftir prófunarbekknum

Breyttu í prófunarbekkshermskránaample_dir>/ example_prófbekkur.
Keyrðu hermiforritið fyrir studda herminn að eigin vali. Handritið safnar saman og keyrir prófbekkinn í herminum. Sjá töfluna „Skref til að líkja eftir prófunarbekknum“.
Greindu niðurstöðurnar. Hinn árangursríki prófunarbekkur sendir tíu pakka, tekur á móti tíu pakka og sýnir „Testbekkur lokið.

Tafla 3. Skref til að líkja eftir prófunarbekknum

Hermir	Leiðbeiningar
ModelSim	Í skipanalínunni skaltu slá inn vsim -do run_vsim.do Ef þú vilt frekar herma án þess að koma upp ModelSim GUI skaltu slá inn vsim -c -do run_vsim.do Athugið: ModelSim* – Intel FPGA Edition hermirinn hefur ekki getu til að líkja eftir þessum IP kjarna. Þú verður að nota annan studdan ModelSim hermi eins og ModelSim SE.
NCSim	Í skipanalínunni skaltu slá inn sh run_ncsim.sh
VCS	Í skipanalínunni skaltu slá inn sh run_vcs.sh
Xcelium	Í skipanalínunni skaltu slá inn sh run_xcelium.sh

Vel heppnuð prufukeyrsla sýnir úttak sem staðfestir eftirfarandi hegðun

Bíður eftir að RX klukka leysist
Prentar PHY stöðu
Sendir 10 pakka
Tekið á móti 10 pakka

Sýnir „Testbekkur lokið“.

Eftirfarandi sampLe framleiðsla sýnir árangursríka uppgerð prufukeyrslu

#Ref klukka er keyrð á 625 MHz svo hægt er að nota heilar tölur fyrir öll klukkutímabil.

#Margfaldaðu tilkynntar tíðnir um 33/32 til að fá raunverulega klukkutíðni.
#Bíður eftir RX röðun
#RX deskew læst

#RX akreinarstilling læst
#TX virkt
#**Sendir pakka 1…

#**Sendir pakka 2…
#**Sendir pakka 3…
#**Sendir pakka 4…

#**Sendir pakka 5…
#**Sendir pakka 6…
#**Sendir pakka 7…

#**Mótekinn pakki 1…
#**Sendir pakka 8…
#**Mótekinn pakki 2…

#**Sendir pakka 9…
#**Mótekinn pakki 3…
#**Sendir pakka 10…

#**Mótekinn pakki 4…
#**Mótekinn pakki 5…
#**Mótekinn pakki 6…

#**Mótekinn pakki 7…
#**Mótekinn pakki 8…
#**Mótekinn pakki 9…

#**Mótekinn pakki 10…
#**
#** Prófbekkur lokið.

#**
#****************************************

Að setja saman og stilla hönnun Example í Vélbúnaði

Til að setja saman vélbúnaðarhönnunina tdample og stilltu það á Arria 10 GT tækinu þínu, fylgdu þessum skrefum

Tryggja vélbúnaðarhönnun tdampkynslóðinni er lokið.
Í Intel Quartus Prime hugbúnaðinum, opnaðu Intel Quartus Prime verkefniðample_dir>/hardware_test_design/eth_ex_50g.qpf.

Áður en þú safnar saman skaltu ganga úr skugga um að þú hafir innleitt lausnina frá KDB-svarinu. Hvernig bæti ég upp kippuna í PLL-fallandi eða ósérhæfðri klukkuleið fyrir Arria 10 PLL viðmiðunarklukku? ef það á við fyrir hugbúnaðarútgáfuna þína.
Í valmyndinni Vinnsla, smelltu á Start Compilation.
Eftir að þú býrð til SRAM hlut file .sof, fylgdu þessum skrefum til að forrita vélbúnaðarhönnunina tdample á Arria 10 tækinu:

Í Verkfæri valmyndinni, smelltu á Forritari.
Í Forritaranum, smelltu á Vélbúnaðaruppsetning.
Veldu forritunartæki.

Veldu og bættu Arria 10 GT borðinu með 25G endurstillingu við Intel Quartus Prime lotuna þína.
Gakktu úr skugga um að Mode sé stillt á JTAG.
Veldu Arria 10 tækið og smelltu á Bæta við tæki. Forritarinn birtir blokkarmynd af tengingum milli tækjanna á borðinu þínu.

Í röðinni með .sof þitt skaltu haka í reitinn fyrir .sof.
Hakaðu í reitinn í Forrita/stillinga dálknum.
Smelltu á Start

Athugið: Þessi hönnun tdample miðar á Arria 10 GT tækið. Vinsamlegast hafðu samband við Intel FPGA fulltrúa þinn til að spyrjast fyrir um vettvang sem hentar til að keyra þennan vélbúnað tdample

Tengdar upplýsingar

KDB Svar: Hvernig bæti ég upp kippuna í PLL-falli eða ótilgreindri klukkuleið fyrir Arria 10 PLL viðmiðunarklukku?

Stigvaxandi samantekt fyrir stigveldis- og teymistengda hönnun
Forritun Intel FPGA tæki

Að prófa 50GbE vélbúnaðarhönnun Example

Eftir að þú hefur sett saman 50GbE IP kjarnahönnunina tdample og stilla það á Arria 10 GT tækinu þínu, geturðu notað kerfisstjórnborðið til að forrita IP kjarna og innbyggða Native PHY IP kjarnaskrár hans. Til að kveikja á System Console og prófa vélbúnaðarhönnunina tdample, fylgdu þessum skrefum:

Eftir vélbúnaðarhönnun tdample er stillt á Arria 10 tækinu, í Intel Quartus Prime hugbúnaðinum, á Tools valmyndinni, smelltu á System Debugging Tools ➤ System Console.
Í Tcl Console glugganum skaltu slá inn cd hwtest til að breyta möppu íample_dir>/hardware_test_design/hwtest.

Sláðu inn source main.tcl til að opna tengingu við JTAG húsbóndi.

Þú getur forritað IP kjarna með eftirfarandi hönnun tdample skipanir

chkphy_status: Sýnir klukkutíðni og PHY læsa stöðu.

start_pkt_gen: Ræsir pakkaframleiðandann.
stop_pkt_gen: Stöðvar pakkaframleiðandann.
loop_on: Kveikir á innri serial loopback

loop_off: Slökkvið á innri raðhleypingu.
reg_lestur : Skilar gildi IP kjarnaskrárinnar á .
reg_skrifa : Skrifar í IP kjarnaskrána á heimilisfangi .

Tengdar upplýsingar

50GbE Hönnun Example Skráningar á síðu 13 Skráningarkort fyrir hönnun vélbúnaðar tdample.
Greining og kembiforrit hönnunar með System Console

Hönnun Example Lýsing

Hönnunin fyrrvampLe sýnir virkni 50GbE kjarna með sendiviðmóti sem er í samræmi við IEEE 802.3ba staðal CAUI-4 forskriftina. Þú getur búið til hönnunina frá Example Design flipann í 50GbE færibreyturitlinum. Til að búa til hönnunina tdample, þú verður fyrst að stilla færibreytugildin fyrir IP kjarnaafbrigðið sem þú ætlar að búa til í lokaafurðinni þinni. Að búa til hönnunina tdample býr til afrit af IP kjarnanum; prófunarbekkurinn og vélbúnaðarhönnun tdampLe nota þetta afbrigði sem DUT. Ef þú stillir ekki færibreytugildin fyrir DUT til að passa við færibreytugildin í lokaafurðinni þinni, mun hönnunin tdampLeið sem þú býrð til notar ekki IP kjarnaafbrigðið sem þú ætlar að.

Athugið: Prófbekkurinn sýnir grunnpróf á IP kjarnanum. Það er ekki ætlað að koma í staðinn fyrir fullt sannprófunarumhverfi. Þú verður að framkvæma víðtækari sannprófun á þinni eigin 50GbE hönnun í uppgerð og vélbúnaði.

Tengdar upplýsingar
Intel Arria® 10 50Gbps Ethernet IP Core notendahandbók

Hönnun Example Hegðun
Prófbekkurinn sendir umferð í gegnum IP kjarnann, æfir sendingarhlið og móttökuhlið IP kjarnans. Í vélbúnaðarhönnun tdample, þú getur forritað IP-kjarna í innri raðhleðsluham og búið til umferð á sendingarhliðinni sem fer aftur í gegnum móttökuhliðina.

Hönnun Example Tengimerki
50GbE prófunarbekkurinn er sjálfstæður og krefst þess ekki að þú keyrir nein inntaksmerki.

Tafla 4. 50GbE Vélbúnaðarhönnun Example Tengimerki

Merki	Stefna	Athugasemdir
klk50	Inntak	Ekið á 50 MHz. Ætlunin er að keyra þetta frá 50 Mhz oscillator á borðinu.
clk_ref	Inntak	Ekið á 644.53125 MHz.
cpu_resetn	Inntak	Endurstillir IP kjarnann. Virkur lágur. Keyrir alþjóðlega harða endurstillinguna csr_reset_n að IP kjarnanum.
*áfram…*

Merki	Stefna	Athugasemdir
tx_serial[1:0]	Framleiðsla	Senditæki PHY úttak raðgagna.
rx_serial[1:0]	Inntak	Senditæki PHY inntaksraðgögn.
user_led[7:0]	Framleiðsla	Stöðumerki. Vélbúnaðarhönnun tdample tengir þessa bita til að keyra LED á markborðinu. Einstakir bitar endurspegla eftirfarandi merkjagildi og klukkuhegðun: • [0]: Aðal endurstillingarmerki á IP kjarna • [1]: Skipt útgáfa af clk_ref • [2]: Skipt útgáfa af clk50 • [3]: Skipt útgáfa af 100 MHz stöðuklukku • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Tengdar upplýsingar
Tengi og merkjalýsingar Veitir nákvæmar lýsingar á 50GbE IP kjarnamerkjunum og viðmótunum sem þau tilheyra.

50GbE Hönnun Example Registers

Tafla 5. 50GbE Vélbúnaðarhönnun Example Register Map
Listar yfir minniskortað skráarsvið fyrir vélbúnaðarhönnunina tdample. Þú opnar þessar skrár með reg_read og reg_write aðgerðunum í kerfisborðinu.

Orðajöfnun	Skrá Flokkur
0x300–0x5FF	50GbE IP kjarna skrár.
0x4000–0x4C00	Arria 10 dynamic endurstillingarskrár. Heimilisfang skráningar er 0x4000 fyrir braut 0 og 0x4400 fyrir braut 1.

Tengdar upplýsingar

Að prófa 50GbE vélbúnaðarhönnun ExampLe á síðu 11 Skipanir í kerfistölvu til að fá aðgang að IP kjarna og Native PHY skrám.
50GbE stjórnunar- og stöðuskrárlýsingar Lýsir 50GbE IP kjarnaskrám.

Endurskoðunarsaga skjala

Tafla 6. 50G Ethernet Hönnun Example User Guide Endurskoðunarsaga

Dagsetning	Gefa út	Breytingar
2019.04.03	17.0	Bætti við skipuninni til að keyra Xcelium uppgerð.
2017.11.08	17.0	Tengill bætt við KDB-svar sem veitir lausn fyrir hugsanlega kippi í Intel Arria® 10 tækjum vegna fallandi ATX PLLs í IP kjarnanum. Vísa til Búa til Hönnun Example á blaðsíðu 7 og Samantekt og Að stilla hönnun Example í Vélbúnaði á síðu 10. Þessi hönnun tdampnotendahandbókin hefur ekki verið uppfærð til að endurspegla Athugið: smávægilegar breytingar á hönnunarframleiðslu í Intel Quartus Prime útgáfum síðar en Intel Quartus Prime hugbúnaðarútgáfuna v17.0.
2017.05.08	17.0	Fyrsta opinber útgáfa.

Skjöl / auðlindir

intel 50G Ethernet hönnun Example [pdfNotendahandbók
50G Ethernet hönnun Example, 50G, Ethernet Hönnun Example, Hönnun Example

Heimildir

Notendahandbók

intel 50G Ethernet hönnun Example

50GbE Quick Start Guide

Hönnun Example Directory Uppbygging

Simulation Design Example Íhlutir

Búa til Hönnun Example

Hermir eftir 50GbE Design Exampprófbekkur

Hönnun Example Lýsing

50GbE Hönnun Example Registers

Skjöl / auðlindir

Heimildir

Skildu eftir athugasemd

Hætta við svar