intel 50G Ethernet Design Example
ຄູ່ມືເລີ່ມຕົ້ນໄວ 50GbE
ຫຼັກ IP 50GbE ສະຫນອງການທົດລອງ simulation ແລະການອອກແບບຮາດແວ example ທີ່ສະຫນັບສະຫນູນການລວບລວມແລະການທົດສອບຮາດແວ. ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບໃນຮາດແວ. ທ່ານສາມາດດາວນ໌ໂຫລດການອອກແບບຮາດແວສັງລວມໃສ່ອຸປະກອນ Arria 10 GT.
ໝາຍເຫດ: ການອອກແບບນີ້ example ກຳນົດເປົ້າໝາຍອຸປະກອນ Arria 10 GT ແລະ ຕ້ອງການເຄື່ອງຈັບເວລາ 25G. ກະລຸນາຕິດຕໍ່ຜູ້ຕາງຫນ້າ Intel FPGA ຂອງທ່ານເພື່ອສອບຖາມກ່ຽວກັບແພລະຕະຟອມທີ່ເຫມາະສົມທີ່ຈະດໍາເນີນການກັບຮາດແວນີ້ampເລ. ໃນບາງກໍລະນີການກູ້ຢືມຂອງຮາດແວທີ່ເຫມາະສົມອາດຈະສາມາດໃຊ້ໄດ້. ນອກຈາກນັ້ນ, Intel ສະຫນອງການລວບລວມພຽງແຕ່ example ໂຄງການທີ່ທ່ານສາມາດນໍາໃຊ້ເພື່ອປະເມີນພື້ນທີ່ຫຼັກ IP ແລະເວລາຢ່າງໄວວາ.
ຮູບທີ 1. ການອອກແບບ Example ການນໍາໃຊ້
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ການອອກແບບ Example ໂຄງສ້າງໄດເລກະທໍລີ
ຮູບທີ 2. 50GbE Design Example ໂຄງສ້າງໄດເລກະທໍລີ
ການຕັ້ງຄ່າຮາດແວແລະການທົດສອບ files (ການອອກແບບຮາດແວເຊັ່ນample) ຕັ້ງຢູ່ໃນample_dir>/hardware_test_design. ການຈໍາລອງ files (testbench ສໍາລັບການຈໍາລອງເທົ່ານັ້ນ) ແມ່ນຢູ່ໃນample_dir>/ ຕົວຢ່າງample_testbench.ການອອກແບບການລວບລວມເທົ່ານັ້ນ example ຕັ້ງຢູ່ໃນample_dir>/compilation_test_design.
ການອອກແບບຈຳລອງ Example ອົງປະກອບ
ຮູບທີ 3. 50GbE Simulation Design Example Block Diagram
ການຈໍາລອງ example ການອອກແບບການທົດສອບລະດັບສູງສຸດ file ແມ່ນພື້ນຖານ_avl_tb_top.sv ນີ້ file instantiates ແລະເຊື່ອມຕໍ່ ATX PLL. ມັນປະກອບມີວຽກງານ, send_packets_50g_avl, ເພື່ອສົ່ງ ແລະຮັບ 10 ຊອງ.
ຕາຕະລາງ 1. 50GbE IP Core Testbench File ລາຍລະອຽດ
| File ຊື່ | ລາຍລະອຽດ |
| Testbench ແລະ Simulation Files | |
| ພື້ນຖານ_avl_tb_top.sv | ຫ້ອງທົດລອງລະດັບສູງສຸດ file. testbench instantiates DUT ແລະເຮັດວຽກ Verilog HDL ເພື່ອສ້າງແລະຍອມຮັບແພັກເກັດ. |
| Testbench Scripts | |
| run_vsim.do | ສະຄຣິບ ModelSim ເພື່ອແລ່ນ testbench. |
| run_vcs.sh | script Synopsys VCS ເພື່ອແລ່ນ testbench. |
| run_ncsim.sh | script Cadence NCSim ເພື່ອແລ່ນ testbench. |
| run_xcelium.sh | script Cadence Xcelium* ເພື່ອແລ່ນ testbench. |
rdware ການອອກແບບ Example ອົງປະກອບ
ຮູບທີ 4. 50GbE Hardware Design Example High Level Block Diagram
ການອອກແບບຮາດແວ 50GbE example ປະກອບມີອົງປະກອບດັ່ງຕໍ່ໄປນີ້
- ຫຼັກ IP 50GbE.
- ເຫດຜົນຂອງລູກຄ້າທີ່ປະສານງານການຂຽນໂປລແກລມຂອງຫຼັກ IP ແລະການສ້າງແພັກເກັດ.
- ATX PLL ເພື່ອຂັບຊ່ອງຮັບສັນຍານອຸປະກອນ.
- IOPLL ເພື່ອສ້າງໂມງ 100 MHz ຈາກໂມງປ້ອນຂໍ້ມູນ 50 MHz ໄປຫາການອອກແບບຮາດແວ exampເລ.
- JTAG ຕົວຄວບຄຸມທີ່ຕິດຕໍ່ສື່ສານກັບ System Console. ທ່ານຕິດຕໍ່ສື່ສານກັບເຫດຜົນຂອງລູກຄ້າຜ່ານ System Console.
ຕາຕະລາງ 2. 50GbE IP Core Hardware Design Example File ລາຍລະອຽດ
| File ຊື່ | ລາຍລະອຽດ |
| eth_ex_50g.qpf | ໂຄງການ Quartus Prime file |
| eth_ex_50g.qsf | ການຕັ້ງຄ່າໂຄງການ Quartus file |
| eth_ex_50g.sdc | ຂໍ້ຈໍາກັດການອອກແບບ Synopsys file. ທ່ານສາມາດຄັດລອກແລະດັດແປງສິ່ງນີ້ file ສໍາລັບການອອກແບບ 50GbE ຂອງທ່ານເອງ. |
| ສືບຕໍ່… | |
ຄູ່ມືເລີ່ມຕົ້ນໄວ 50GbE
| File ຊື່ | ລາຍລະອຽດ |
| eth_ex_50g.v | ການອອກແບບ Verilog HDL ລະດັບສູງສຸດ example file |
| ທົ່ວໄປ/ | ການອອກແບບຮາດແວ exampສະຫນັບສະຫນູນ files |
| hwtest/main.tcl | ຫຼັກ file ສໍາລັບການເຂົ້າເຖິງ System Console |
ການສ້າງການອອກແບບ Example
ຮູບທີ 5. ຂັ້ນຕອນ
ຮູບ 6. ຕົວຢ່າງample Design Tab ໃນ 50GbE Parameter Editor
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອສ້າງຮາດແວການອອກແບບ example ແລະ testbench
- ຂຶ້ນກັບວ່າທ່ານກໍາລັງໃຊ້ຊອບແວ Intel Quartus® Prime Pro Edition ຫຼືຊອບແວ Intel Quartus Prime Standard Edition, ດໍາເນີນການຫນຶ່ງຕໍ່ໄປນີ້: ໃນ Intel Quartus Prime Pro Edition, ຄລິກ. File ➤ New Project Wizard ເພື່ອສ້າງໂຄງການ Quartus Prime ໃໝ່, ຫຼື File ➤ ເປີດໂຄງການເພື່ອເປີດໂຄງການ Quartus Prime ທີ່ມີຢູ່ແລ້ວ. ຕົວຊ່ວຍສ້າງເຕືອນໃຫ້ທ່ານລະບຸອຸປະກອນ. ໃນຊອບແວ Intel Quartus Prime Standard Edition, ໃນລາຍການ IP (Tools IP Catalog), ເລືອກອຸປະກອນເປົ້າໝາຍ Arria 10.
- ໃນລາຍການ IP, ຊອກຫາ ແລະເລືອກ 50G Ethernet. ໜ້າຈໍການປ່ຽນແປງ IP ໃໝ່ປະກົດຂຶ້ນ.
- ລະບຸຊື່ລະດັບສູງສຸດສໍາລັບການປ່ຽນແປງ IP ຂອງທ່ານແລະຄລິກ OK. ຕົວແກ້ໄຂພາລາມິເຕີເພີ່ມ .qsys ລະດັບສູງສຸດ (ໃນ Intel Quartus Prime Standard Edition) ຫຼື .ip (ໃນ Intel Quartus Prime Pro Edition) file ກັບໂຄງການປະຈຸບັນອັດຕະໂນມັດ. ຖ້າທ່ານຖືກກະຕຸ້ນໃຫ້ເພີ່ມ .qsys ຫຼື .ip ດ້ວຍຕົນເອງ file ໄປທີ່ໂຄງການ, ຄລິກ ໂຄງການ ➤ ເພີ່ມ/ເອົາອອກ Files ໃນໂຄງການທີ່ຈະເພີ່ມ file.
- ໃນຊອບແວ Intel Quartus Prime Standard Edition, ທ່ານຕ້ອງເລືອກອຸປະກອນ Arria 10 ສະເພາະໃນພາກສະຫນາມອຸປະກອນ, ຫຼືຮັກສາອຸປະກອນເລີ່ມຕົ້ນທີ່ຊອບແວ Quartus Prime ສະເຫນີ.
ໝາຍເຫດ: ການອອກແບບຮາດແວ example ຂຽນທັບການຄັດເລືອກດ້ວຍອຸປະກອນໃນກະດານເປົ້າຫມາຍ. ທ່ານລະບຸກະດານເປົ້າຫມາຍຈາກເມນູຂອງການອອກແບບ example ທາງເລືອກໃນ Example ແຖບການອອກແບບ (ຂັ້ນຕອນ 8). - ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
- ໃນແຖບ IP, ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງຫຼັກ IP ຂອງທ່ານ.
- ໃນ Example ແຖບການອອກແບບ, ສໍາລັບ Example ການອອກແບບ Files, ເລືອກຕົວເລືອກ Simulation ເພື່ອສ້າງ testbench, ແລະເລືອກຕົວເລືອກ Synthesis ເພື່ອສ້າງຮາດແວອອກແບບ exampເລ. ພຽງແຕ່ Verilog HDL files ຖືກສ້າງຂື້ນ.
ໝາຍເຫດ: ບໍ່ມີ VHDL IP core ທີ່ມີປະໂຫຍດ. ລະບຸ Verilog HDL ເທົ່ານັ້ນ, ສໍາລັບການອອກແບບຫຼັກ IP ຂອງທ່ານ exampເລ. - ສໍາລັບ Hardware Board ເລືອກ Arria 10 GX Transceiver Signal Integrity Development Kit.
ໝາຍເຫດ: ຕິດຕໍ່ຜູ້ຕາງຫນ້າ Intel FPGA ຂອງເຈົ້າສໍາລັບຂໍ້ມູນກ່ຽວກັບແພລະຕະຟອມທີ່ເຫມາະສົມທີ່ຈະດໍາເນີນການຮາດແວນີ້ exampເລ. - ກົດ Generate Exampປຸ່ມອອກແບບ. ການ ເລືອກ Example Design Directory window ປະກົດຂຶ້ນ.
- ຖ້າທ່ານຕ້ອງການແກ້ໄຂການອອກແບບ example directory path ຫຼືຊື່ຈາກຄ່າເລີ່ມຕົ້ນທີ່ສະແດງ (alt_e50_0_example_design), ຄົ້ນຫາເສັ້ນທາງໃຫມ່ແລະພິມການອອກແບບໃຫມ່ example directory name (ample_dir>).
- ກົດ OK.
- ອ້າງເຖິງຄໍາຕອບຂອງ KDB ຂ້ອຍຈະຊົດເຊີຍການສັ່ນສະເທືອນຂອງ PLL cascading ຫຼືເສັ້ນທາງໂມງທີ່ບໍ່ແມ່ນການອຸທິດສໍາລັບໂມງອ້າງອີງ Arria 10 PLL ແນວໃດ? ສໍາລັບການແກ້ໄຂບັນຫາທີ່ທ່ານຄວນໃຊ້ໃນໄດເລກະທໍລີ hardware_test_design ໃນ .sdc file.
ໝາຍເຫດ: ທ່ານຕ້ອງປຶກສາກັບຄໍາຕອບ KDB ນີ້ເພາະວ່າເສັ້ນທາງ RX ໃນຫຼັກ IP 50GbE ປະກອບມີ PLLs cascaded. ດັ່ງນັ້ນ, ໂມງຫຼັກ IP ອາດຈະປະສົບກັບຄວາມວຸ້ນວາຍເພີ່ມເຕີມໃນອຸປະກອນ Arria 10. ຄໍາຕອບ KDB ນີ້ຊີ້ແຈງການອອກຊອບແວທີ່ການແກ້ໄຂແມ່ນມີຄວາມຈໍາເປັນ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຄໍາຕອບ KDB: ຂ້ອຍຈະຊົດເຊີຍການສັ່ນສະເທືອນຂອງ PLL cascading ຫຼືເສັ້ນທາງໂມງທີ່ບໍ່ແມ່ນການອຸທິດສໍາລັບໂມງອ້າງອີງ Arria 10 PLL ແນວໃດ?
ການຈຳລອງການອອກແບບ 50GbE Example Testbench
ຮູບທີ 7. ຂັ້ນຕອນ
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອຈໍາລອງ testbench
- ປ່ຽນເປັນໄດເລກະທໍລີ simulation testbenchample_dir>/ ຕົວຢ່າງample_testbench.
- ແລ່ນສະຄຣິບຈຳລອງສຳລັບເຄື່ອງຈຳລອງທີ່ຮອງຮັບທີ່ທ່ານເລືອກ. script ລວບລວມແລະແລ່ນ testbench ໃນ simulator. ອ້າງເຖິງຕາຕະລາງ “ຂັ້ນຕອນເພື່ອຈຳລອງ Testbench”.
- ວິເຄາະຜົນໄດ້ຮັບ. Testbench ທີ່ປະສົບຜົນສໍາເລັດສົ່ງສິບຊອງ, ໄດ້ຮັບສິບຊອງ, ແລະສະແດງ "Testbench ສໍາເລັດ."
ຕາຕະລາງ 3. ຂັ້ນຕອນການຈໍາລອງ Testbench
| ເຄື່ອງຈຳລອງ | ຄໍາແນະນໍາ |
| ModelSim | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ vsim -do run_vsim.do
ຖ້າເຈົ້າຕ້ອງການຈຳລອງໂດຍບໍ່ເອົາ ModelSim GUI, ພິມ vsim -c -do run_vsim.do ໝາຍເຫດ: ModelSim* – Intel FPGA Edition simulator ບໍ່ມີຄວາມສາມາດໃນການຈໍາລອງຫຼັກ IP ນີ້. ທ່ານຕ້ອງໃຊ້ເຄື່ອງຈຳລອງ ModelSim ອື່ນທີ່ຮອງຮັບເຊັ່ນ ModelSim SE. |
| NCSim | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_ncsim.sh |
| VCS | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_vcs.sh |
| ເຊລຽມ | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_xcelium.sh |
ການທົດສອບທີ່ປະສົບຜົນສໍາເລັດຈະສະແດງຜົນອອກມາຢືນຢັນພຶດຕິກໍາຕໍ່ໄປນີ້
- ລໍຖ້າໂມງ RX ຕົກລົງ
- ການພິມສະຖານະ PHY
- ສົ່ງ 10 ຊອງ
- ຮັບຈຳນວນ 10 ຊຸດ
- ກໍາລັງສະແດງ "Testbench ສໍາເລັດ."
ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການດໍາເນີນການທົດສອບ simulation ສົບຜົນສໍາເລັດ
- #Ref ໂມງແມ່ນແລ່ນຢູ່ທີ່ 625 MHz ສະນັ້ນຕົວເລກທັງ ໝົດ ສາມາດໃຊ້ໄດ້ກັບທຸກໄລຍະເວລາໂມງ.
- # ລາຍງານຄວາມຖີ່ຂອງການຄູນໂດຍ 33/32 ເພື່ອໃຫ້ໄດ້ຄວາມຖີ່ຂອງໂມງຕົວຈິງ.
- #ກຳລັງລໍຖ້າການຈັດຮຽງ RX
- # RX deskew ຖືກລັອກ
- # ລັອກການຈັດວາງເລນ RX ແລ້ວ
- #TX ເປີດໃຊ້ງານແລ້ວ
- #**ສົ່ງຟຮີ 1…
- #**ສົ່ງຟຮີ 2…
- #**ສົ່ງຟຮີ 3…
- #**ສົ່ງຟຮີ 4…
- #**ສົ່ງຟຮີ 5…
- #**ສົ່ງຟຮີ 6…
- #**ສົ່ງຟຮີ 7…
- #**ຮັບຊຸດ 1…
- #**ສົ່ງຟຮີ 8…
- #**ຮັບຊຸດ 2…
- #**ສົ່ງຟຮີ 9…
- #**ຮັບຊຸດ 3…
- #**ສົ່ງຟຮີ 10…
- #**ຮັບຊຸດ 4…
- #**ຮັບຊຸດ 5…
- #**ຮັບຊຸດ 6…
- #**ຮັບຊຸດ 7…
- #**ຮັບຊຸດ 8…
- #**ຮັບຊຸດ 9…
- #**ຮັບຊຸດ 10…
- #**
- #** Testbench ສຳເລັດ.
- #**
- #*********************************************
ການລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ Example ໃນ Hardware
ເພື່ອລວບລວມການອອກແບບຮາດແວ example ແລະ configure ມັນຢູ່ໃນອຸປະກອນ Arria 10 GT ຂອງທ່ານ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້
- ຮັບປະກັນການອອກແບບຮາດແວ exampການຜະລິດແມ່ນສໍາເລັດ.
- ໃນຊອບແວ Intel Quartus Prime, ເປີດໂຄງການ Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- ກ່ອນທີ່ຈະລວບລວມ, ໃຫ້ແນ່ໃຈວ່າທ່ານໄດ້ປະຕິບັດການແກ້ໄຂຈາກຄໍາຕອບຂອງ KDB ຂ້ອຍຈະຊົດເຊີຍການສັ່ນສະເທືອນຂອງ PLL cascading ຫຼືເສັ້ນທາງໂມງທີ່ບໍ່ແມ່ນການອຸທິດສໍາລັບໂມງອ້າງອີງ Arria 10 PLL ແນວໃດ? ຖ້າກ່ຽວຂ້ອງກັບການປ່ອຍຊອບແວຂອງທ່ານ.
- ໃນເມນູການປະມວນຜົນ, ໃຫ້ຄລິກໃສ່ Start Compilation.
- ຫຼັງຈາກທີ່ທ່ານສ້າງວັດຖຸ SRAM file .sof, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອດໍາເນີນໂຄງການອອກແບບຮາດແວ example ໃນອຸປະກອນ Arria 10:
- ໃນເຄື່ອງມືເມນູ, ໃຫ້ຄລິກໃສ່ Programmer.
- ໃນ Programmer, ຄລິກ Hardware Setup.
- ເລືອກອຸປະກອນການຂຽນໂປລແກລມ.
- ເລືອກແລະເພີ່ມກະດານ Arria 10 GT ທີ່ມີ 25G retimer ກັບເຊດຊັນ Intel Quartus Prime ຂອງທ່ານ.
- ຮັບປະກັນວ່າໂໝດຖືກຕັ້ງເປັນ JTAG.
- ເລືອກອຸປະກອນ Arria 10 ແລະຄລິກ Add Device. Programmer ສະແດງແຜນຜັງບລັອກຂອງການເຊື່ອມຕໍ່ລະຫວ່າງອຸປະກອນຢູ່ໃນກະດານຂອງທ່ານ.
- ໃນແຖວທີ່ມີ .sof ຂອງທ່ານ, ໃຫ້ໝາຍເອົາກ່ອງໃສ່ .sof.
- ກວດເບິ່ງກ່ອງຢູ່ໃນຖັນ Program/Configure.
- ກົດເລີ່ມຕົ້ນ
ໝາຍເຫດ: ການອອກແບບນີ້ example ເປົ້າຫມາຍອຸປະກອນ Arria 10 GT. ກະລຸນາຕິດຕໍ່ຜູ້ຕາງຫນ້າ Intel FPGA ຂອງທ່ານເພື່ອສອບຖາມກ່ຽວກັບແພລະຕະຟອມທີ່ເຫມາະສົມທີ່ຈະດໍາເນີນການກັບຮາດແວນີ້ample
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- ຄໍາຕອບ KDB: ຂ້ອຍຈະຊົດເຊີຍການສັ່ນສະເທືອນຂອງ PLL cascading ຫຼືເສັ້ນທາງໂມງທີ່ບໍ່ມີການອຸທິດສໍາລັບໂມງອ້າງອີງ Arria 10 PLL ແນວໃດ?
- ການລວບລວມທີ່ເພີ່ມຂຶ້ນສໍາລັບການອອກແບບແບບລໍາດັບຊັ້ນແລະທີມງານ
- ການຂຽນໂປລແກລມ Intel FPGA ອຸປະກອນ
ການທົດສອບການອອກແບບຮາດແວ 50GbE Example
ຫຼັງຈາກທີ່ທ່ານລວບລວມການອອກແບບຫຼັກ IP 50GbE example ແລະ configure ມັນຢູ່ໃນອຸປະກອນ Arria 10 GT ຂອງທ່ານ, ທ່ານສາມາດນໍາໃຊ້ System Console ເພື່ອດໍາເນີນໂຄງການຫຼັກ IP ແລະການລົງທະບຽນຫຼັກຂອງ Native PHY IP ທີ່ຝັງໄວ້. ເພື່ອເປີດໃຊ້ System Console ແລະທົດສອບການອອກແບບຮາດແວ exampຕໍ່ໄປ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:
- ຫຼັງຈາກການອອກແບບຮາດແວ example ຖືກຕັ້ງຄ່າໃນອຸປະກອນ Arria 10, ໃນຊອບແວ Intel Quartus Prime, ໃນເມນູເຄື່ອງມື, ຄລິກ System Debugging Tools ➤ System Console.
- ໃນ Tcl Console pane, ພິມ cd hwtest ເພື່ອປ່ຽນໄດເລກະທໍລີເປັນample_dir>/hardware_test_design/hwtest.
- ພິມແຫຼ່ງ main.tcl ເພື່ອເປີດການເຊື່ອມຕໍ່ກັບ JTAG ແມ່ບົດ.
ທ່ານສາມາດດໍາເນີນໂຄງການຫຼັກ IP ກັບການອອກແບບດັ່ງຕໍ່ໄປນີ້ example ຄໍາສັ່ງ
- chkphy_status: ສະແດງຄວາມຖີ່ໂມງ ແລະສະຖານະລັອກ PHY.
- start_pkt_gen: ເລີ່ມການສ້າງແພັກເກັດ.
- stop_pkt_gen: ຢຸດເຄື່ອງສ້າງແພັກເກັດ.
- loop_on: ເປີດການ loopback serial ພາຍໃນ
- loop_off: ປິດການ loopback serial ພາຍໃນ.
- reg_read : ຕອບຄ່າການລົງທະບຽນຫຼັກ IP ຢູ່ .
- reg_write : ຂຽນ ຕໍ່ກັບການລົງທະບຽນຫຼັກ IP ຢູ່ທີ່ຢູ່ .
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- ການອອກແບບ 50GbE Example ລົງທະບຽນຢູ່ໃນໜ້າ 13 ລົງທະບຽນແຜນທີ່ສຳລັບການອອກແບບຮາດແວເຊັ່ນampເລ.
- ການວິເຄາະແລະ Debugging ການອອກແບບດ້ວຍ System Console
ການອອກແບບ Exampລາຍລະອຽດ le
ການອອກແບບ example ສະແດງໃຫ້ເຫັນຫນ້າທີ່ຂອງ 50GbE core ກັບການໂຕ້ຕອບ transceiver ສອດຄ່ອງກັບມາດຕະຖານ IEEE 802.3ba ສະເພາະ CAUI-4. ທ່ານສາມາດສ້າງການອອກແບບຈາກ Example ແຖບການອອກແບບໃນຕົວແກ້ໄຂພາລາມິເຕີ 50GbE. ເພື່ອສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ທໍາອິດທ່ານຕ້ອງກໍານົດຄ່າພາລາມິເຕີສໍາລັບການປ່ຽນແປງຫຼັກ IP ທີ່ທ່ານຕັ້ງໃຈຈະສ້າງໃນຜະລິດຕະພັນສຸດທ້າຍຂອງທ່ານ. ການສ້າງການອອກແບບ example ສ້າງສໍາເນົາຂອງຫຼັກ IP; testbench ແລະການອອກແບບຮາດແວ exampໃຊ້ການປ່ຽນແປງນີ້ເປັນ DUT. ຖ້າທ່ານບໍ່ໄດ້ກໍານົດຄ່າພາລາມິເຕີສໍາລັບ DUT ເພື່ອໃຫ້ກົງກັບຄ່າພາລາມິເຕີໃນຜະລິດຕະພັນສຸດທ້າຍຂອງທ່ານ, ການອອກແບບ example ທ່ານສ້າງບໍ່ໄດ້ໃຊ້ການປ່ຽນແປງຫຼັກ IP ທີ່ທ່ານຕັ້ງໃຈ.
ໝາຍເຫດ: testbench ສະແດງໃຫ້ເຫັນການທົດສອບພື້ນຖານຂອງຫຼັກ IP. ມັນບໍ່ໄດ້ມີຈຸດປະສົງເພື່ອທົດແທນສະພາບແວດລ້ອມການຢັ້ງຢືນຢ່າງເຕັມທີ່. ທ່ານຕ້ອງປະຕິບັດການຢັ້ງຢືນຢ່າງກວ້າງຂວາງຂອງການອອກແບບ 50GbE ຂອງທ່ານເອງໃນການຈໍາລອງແລະໃນຮາດແວ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຄູ່ມືຜູ້ໃຊ້ Intel Arria® 10 50Gbps Ethernet IP Core
ການອອກແບບ Example ພຶດຕິກໍາ
testbench ສົ່ງການຈະລາຈອນຜ່ານຫຼັກ IP, ປະຕິບັດດ້ານການສົ່ງແລະດ້ານຮັບຂອງຫຼັກ IP. ໃນການອອກແບບຮາດແວ exampໃນນອກຈາກນັ້ນ, ທ່ານສາມາດດໍາເນີນໂຄງການຫຼັກ IP ໃນໂຫມດ loopback serial ພາຍໃນແລະສ້າງການຈະລາຈອນໃນດ້ານສົ່ງທີ່ loops ກັບຄືນໄປບ່ອນໂດຍຜ່ານຂ້າງຮັບ.
ການອອກແບບ Example ສັນຍານການໂຕ້ຕອບ
50GbE testbench ແມ່ນມີຢູ່ໃນຕົວຂອງມັນເອງແລະບໍ່ຮຽກຮ້ອງໃຫ້ທ່ານຂັບລົດສັນຍານຂາເຂົ້າໃດໆ.
ຕາຕະລາງ 4. 50GbE Hardware Design Example ສັນຍານການໂຕ້ຕອບ
| ສັນຍານ | ທິດທາງ | ຄຳເຫັນ |
|
clk50 |
ປ້ອນຂໍ້ມູນ |
ຂັບຢູ່ທີ່ 50 MHz. ຈຸດປະສົງແມ່ນເພື່ອຂັບມັນຈາກ oscillator 50 Mhz ໃນກະດານ. |
| clk_ref | ປ້ອນຂໍ້ມູນ | ຂັບຢູ່ທີ່ 644.53125 MHz. |
|
cpu_resetn |
ປ້ອນຂໍ້ມູນ |
ຣີເຊັດຫຼັກ IP. ມີການເຄື່ອນໄຫວຕໍ່າ. ຂັບການຕັ້ງຄ່າ hard reset ທົ່ວໂລກ csr_reset_n ກັບຫຼັກ IP. |
| ສືບຕໍ່… | ||
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
| ສັນຍານ | ທິດທາງ | ຄຳເຫັນ |
| tx_serial[1:0] | ຜົນຜະລິດ | Transceiver PHY output data serial. |
| rx_serial[1:0] | ປ້ອນຂໍ້ມູນ | Transceiver PHY ປ້ອນຂໍ້ມູນ serial. |
|
user_led[7:0] |
ຜົນຜະລິດ |
ສັນຍານສະຖານະ. ການອອກແບບຮາດແວ example ເຊື່ອມຕໍ່ບິດເຫຼົ່ານີ້ເພື່ອຂັບ LEDs ໃນກະດານເປົ້າຫມາຍ. ບິດແຕ່ລະສະທ້ອນເຖິງຄ່າສັນຍານ ແລະພຶດຕິກໍາໂມງຕໍ່ໄປນີ້:
• [0]: ສັນຍານຣີເຊັດຫຼັກເປັນຫຼັກ IP • [1]: ສະບັບແບ່ງອອກຂອງ clk_ref • [2]: ສະບັບແບ່ງອອກຂອງ clk50 • [3]: ລຸ້ນແບ່ງອອກຂອງໂມງສະຖານະ 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ອິນເຕີເຟດແລະລາຍລະອຽດສັນຍານໃຫ້ລາຍລະອຽດຂອງສັນຍານຫຼັກ IP 50GbE ແລະສ່ວນຕິດຕໍ່ທີ່ເຂົາເຈົ້າຂຶ້ນກັບ.
ການອອກແບບ 50GbE Example ລົງທະບຽນ
ຕາຕະລາງ 5. 50GbE Hardware Design Example ລົງທະບຽນແຜນທີ່
ລາຍຊື່ໄລຍະການລົງທະບຽນໜ່ວຍຄວາມຈຳທີ່ວາງແຜນໄວ້ສຳລັບການອອກແບບຮາດແວ exampເລ. ທ່ານເຂົ້າເຖິງການລົງທະບຽນເຫຼົ່ານີ້ດ້ວຍຟັງຊັນ reg_read ແລະ reg_write ໃນ System Console.
| Word Offset | ລົງທະບຽນປະເພດ |
| 0x300–0x5FF | ລົງທະບຽນຫຼັກ IP 50GbE. |
| 0x4000–0x4C00 | Arria 10 ລົງທະບຽນການປັບຕັ້ງຄ່າແບບເຄື່ອນໄຫວ. ທີ່ຢູ່ຂອງທະບຽນແມ່ນ 0x4000 ສໍາລັບເລນ 0 ແລະ 0x4400 ສໍາລັບເລນ 1. |
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- ການທົດສອບການອອກແບບຮາດແວ 50GbE Example ໃນຫນ້າ 11 System Console ຄໍາສັ່ງເພື່ອເຂົ້າເຖິງຫຼັກ IP ແລະທະບຽນ PHY Native.
- ການຄວບຄຸມ 50GbE ແລະລາຍລະອຽດການລົງທະບຽນສະຖານະ ອະທິບາຍການລົງທະບຽນຫຼັກ IP 50GbE.
ປະຫວັດການແກ້ໄຂເອກະສານ
ຕາຕະລາງ 6. 50G Ethernet Design Example ປະຫວັດການທົບທວນຄູ່ມືຜູ້ໃຊ້
| ວັນທີ | ປ່ອຍ | ການປ່ຽນແປງ |
| 2019.04.03 | 17.0 | ເພີ່ມຄໍາສັ່ງເພື່ອດໍາເນີນການຈໍາລອງ Xcelium. |
|
2017.11.08 |
17.0 |
ເພີ່ມການເຊື່ອມຕໍ່ກັບຄໍາຕອບ KDB ທີ່ສະຫນອງການແກ້ໄຂສໍາລັບ jitter ທີ່ເປັນໄປໄດ້ກ່ຽວກັບອຸປະກອນ Intel Arria® 10 ເນື່ອງຈາກການ cascading ATX PLLs ໃນຫຼັກ IP.
ອ້າງເຖິງ ການສ້າງການອອກແບບ Example ໃນ ໜ້າ 7 ແລະ ການລວບລວມແລະ ການຕັ້ງຄ່າການອອກແບບ Example ໃນ Hardware ໃນໜ້າທີ 10. ການອອກແບບນີ້ example ຄູ່ມືຜູ້ໃຊ້ບໍ່ໄດ້ຖືກປັບປຸງເພື່ອສະທ້ອນ ໝາຍເຫດ: ການປ່ຽນແປງເລັກນ້ອຍໃນການຜະລິດການອອກແບບໃນ Intel Quartus Prime ປ່ອຍອອກມາພາຍຫຼັງກ່ວາການປ່ອຍຊອບແວ Intel Quartus Prime v17.0. |
| 2017.05.08 | 17.0 | ການປ່ອຍສາທາລະນະໃນເບື້ອງຕົ້ນ. |
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ເອກະສານ / ຊັບພະຍາກອນ
 |
intel 50G Ethernet Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ ການອອກແບບອີເທີເນັດ 50G Example, 50G, Ethernet Design Example, ການອອກແບບ Example |
