Intel 50G Ethernet Design Example
Canllaw Cychwyn Cyflym 50GbE
Mae'r craidd IP 50GbE yn darparu mainc brawf efelychu a dyluniad caledwedd blaenorolample sy'n cefnogi llunio a phrofi caledwedd. Pan fyddwch chi'n cynhyrchu'r dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad mewn caledwedd. Gallwch chi lawrlwytho'r dyluniad caledwedd wedi'i lunio i ddyfais Arria 10 GT.
Nodyn: Mae'r dyluniad hwn yn gynampMae le yn targedu dyfais Arria 10 GT ac mae angen ail-amserydd 25G. Cysylltwch â'ch cynrychiolydd Intel FPGA i holi am blatfform sy'n addas i redeg y caledwedd hwn cynample. Mewn rhai achosion efallai y bydd benthyciad o galedwedd priodol ar gael. Yn ogystal, mae Intel yn darparu copi yn unig exampgyda phrosiect y gallwch ei ddefnyddio i amcangyfrif maes craidd ac amseriad IP yn gyflym.
Ffigur 1. Dyluniad Example Defnydd
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Dylunio Cynampgyda Strwythur Cyfeiriadur
Ffigur 2. 50GbE Design Exampgyda Strwythur Cyfeiriadur
Cyfluniad a phrawf caledwedd files (y dyluniad caledwedd example) wedi eu lleoli ynample_dir>/hardware_test_design. Yr efelychiad files (testbench ar gyfer efelychu yn unig) wedi'u lleoli ynample_dir>/ example_testbench.The llunio-yn-unig dylunio example wedi ei leoli ynample_dir>/compilation_test_design.
Dyluniad Efelychu Cynample Cydrannau
Ffigur 3. Dyluniad Efelychu 50GbE Example Diagram Bloc
Mae'r efelychiad cynample dylunio lefel uchaf prawf file yn basic_avl_tb_top.sv Mae hyn file yn cychwyn ac yn cysylltu ATX PLL. Mae'n cynnwys tasg, send_packets_50g_avl, i anfon a derbyn 10 pecyn.
Tabl 1. 50GbE IP Core Testbench File Disgrifiadau
| File Enw | Disgrifiad |
| Testbench ac Efelychiad Files | |
| sylfaenol_avl_tb_top.sv | Mainc brawf lefel uchaf file. Mae'r fainc brawf yn cychwyn y DUT ac yn rhedeg tasgau Verilog HDL i gynhyrchu a derbyn pecynnau. |
| Sgriptiau Testbench | |
| rhedeg_vsim.do | Y sgript ModelSim i redeg y fainc brawf. |
| rhedeg_vcs.sh | Sgript Synopsys VCS i redeg y fainc brawf. |
| rhedeg_ncsim.sh | Sgript Cadence NCSim i redeg y fainc brawf. |
| rhedeg_xcelium.sh | Y sgript Cadence Xcelium* i redeg y fainc brawf. |
rdware Design Example Cydrannau
Ffigur 4. Dyluniad Caledwedd 50GbE Example Diagram Bloc Lefel Uchel
Cyn dylunio caledwedd 50GbEampMae le yn cynnwys y cydrannau canlynol
- 50GbE IP craidd.
- Rhesymeg cleient sy'n cydlynu rhaglennu'r craidd IP a chynhyrchu pecynnau.
- ATX PLL i yrru'r sianeli transceiver dyfais.
- IOPLL i gynhyrchu cloc 100 MHz o gloc mewnbwn 50 MHz i'r dyluniad caledwedd cynample.
- JTAG rheolydd sy'n cyfathrebu â'r Consol System. Rydych chi'n cyfathrebu â rhesymeg y cleient trwy'r Consol System.
Tabl 2. 50GbE IP Craidd Dylunio Caledwedd Example File Disgrifiadau
| File Enwau | Disgrifiad |
| eth_ex_50g.qpf | Prosiect Quartus Prime file |
| eth_ex_50g.qsf | Gosodiadau prosiect Quartus file |
| eth_ex_50g.sdc | Crynodeb Cyfyngiadau Dylunio file. Gallwch gopïo ac addasu hwn file ar gyfer eich dyluniad 50GbE eich hun. |
| parhad… | |
Canllaw Cychwyn Cyflym 50GbE
| File Enwau | Disgrifiad |
| eth_ex_50g.v | Lefel uchaf Verilog HDL dylunio cynample file |
| cyffredin/ | Dylunio caledwedd cynampgyda chefnogaeth files |
| hwtest/prif.tcl | Prif file ar gyfer cyrchu System Console |
Cynhyrchu'r Dyluniad Example
Ffigur 5. Gweithdrefn
Ffigur 6. Example Design Tab yn y Golygydd Paramedr 50GbE
Dilynwch y camau hyn i gynhyrchu'r dyluniad caledwedd example a testbench
- Yn dibynnu a ydych chi'n defnyddio meddalwedd Intel Quartus® Prime Pro Edition neu feddalwedd Intel Quartus Prime Standard Edition, gwnewch un o'r camau gweithredu canlynol: Yn y Intel Quartus Prime Pro Edition, cliciwch File ➤ Dewin Prosiect Newydd i greu prosiect Quartus Prime newydd, neu File ➤ Prosiect Agored i agor prosiect Quartus Prime presennol. Mae'r dewin yn eich annog i nodi dyfais. Yn y meddalwedd Intel Quartus Prime Standard Edition, yn y Catalog IP (Tools IP Catalog), dewiswch y teulu dyfais targed Arria 10.
- Yn y Catalog IP, lleolwch a dewiswch 50G Ethernet. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
- Nodwch enw lefel uchaf ar gyfer eich amrywiad IP a chliciwch Iawn. Mae'r golygydd paramedr yn ychwanegu'r .qsys lefel uchaf (yn Intel Quartus Prime Standard Edition) neu .ip (yn Intel Quartus Prime Pro Edition) file i'r prosiect presennol yn awtomatig. Os gofynnir i chi ychwanegu'r .qsys neu .ip file i'r prosiect, cliciwch Prosiect ➤ Ychwanegu/Dileu Files yn Prosiect i ychwanegu'r file.
- Yn y meddalwedd Intel Quartus Prime Standard Edition, rhaid i chi ddewis dyfais Arria 10 benodol yn y maes Dyfais, neu gadw'r ddyfais rhagosodedig y mae meddalwedd Quartus Prime yn ei chynnig.
Nodyn: Mae'r dyluniad caledwedd example yn trosysgrifo'r dewis gyda'r ddyfais ar y bwrdd targed. Rydych chi'n nodi'r bwrdd targed o'r ddewislen dylunio example opsiynau yn yr Example Dylunio tab (Cam 8). - Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
- Ar y tab IP, nodwch y paramedrau ar gyfer eich amrywiad craidd IP.
- Ar yr Example Dylunio tab, ar gyfer Example Dylunio Files, dewiswch yr opsiwn Efelychu i gynhyrchu'r fainc brawf, a dewiswch yr opsiwn Synthesis i gynhyrchu'r dyluniad caledwedd example. Dim ond Verilog HDL files yn cael eu cynhyrchu.
Nodyn: Nid oes craidd IP VHDL swyddogaethol ar gael. Nodwch Verilog HDL yn unig, ar gyfer eich dyluniad craidd IP cynample. - Ar gyfer Bwrdd Caledwedd dewiswch Becyn Datblygu Uniondeb Signalau Trosglwyddydd Arria 10 GX.
Nodyn: Cysylltwch â'ch cynrychiolydd Intel FPGA am wybodaeth am blatfform sy'n addas i redeg y caledwedd hwn cynample. - Cliciwch ar Generate Example Dylunio botwm. Mae'r Select Example Design Directory ffenestr yn ymddangos.
- Os ydych yn dymuno addasu'r dyluniad example llwybr cyfeiriadur neu enw o'r rhagosodiadau a ddangosir (alt_e50_0_example_design), porwch i'r llwybr newydd a theipiwch y dyluniad newydd exampenw cyfeiriadur (ample_dir>).
- Cliciwch OK.
- Cyfeiriwch at yr Ateb KDB Sut ydw i'n gwneud iawn am y jitter o rhaeadru PLL neu lwybr cloc heb ei neilltuo ar gyfer cloc cyfeirio Arria 10 PLL? ar gyfer ateb dylech wneud cais yn y cyfeiriadur hardware_test_design yn y .sdc file.
Nodyn: Rhaid i chi ymgynghori â'r Ateb KDB hwn oherwydd bod y llwybr RX yn y craidd IP 50GbE yn cynnwys PLLs wedi'u rhaeadru. Felly, efallai y bydd y clociau craidd IP yn profi jitter ychwanegol mewn dyfeisiau Arria 10. Mae'r Ateb KDB hwn yn egluro'r datganiadau meddalwedd lle mae angen y datrysiad.
Gwybodaeth Gysylltiedig
Ateb KDB: Sut ydw i'n gwneud iawn am y jitter o raeadru PLL neu lwybr cloc heb ei neilltuo ar gyfer cloc cyfeirio Arria 10 PLL?
Efelychu'r 50GbE Design Example Testbench
Ffigur 7. Gweithdrefn
Dilynwch y camau hyn i efelychu'r fainc brawf
- Newid i gyfeiriadur efelychu testbenchample_dir>/ example_testbench.
- Rhedeg y sgript efelychu ar gyfer yr efelychydd a gefnogir o'ch dewis. Mae'r sgript yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd. Cyfeiriwch at y tabl “Camau i Efelychu’r Fainc Brawf”.
- Dadansoddwch y canlyniadau. Mae'r fainc brawf lwyddiannus yn anfon deg pecyn, yn derbyn deg pecyn, ac yn dangos “Testbench complete.”
Tabl 3. Camau i Efelychu'r Fainc Prawf
| Efelychydd | Cyfarwyddiadau |
| ModelSim | Yn y llinell orchymyn, teipiwch vsim -do run_vsim.do
Os yw'n well gennych efelychu heb fagu'r ModelSim GUI, teipiwch vsim -c -do run_vsim.do Nodyn: Nid oes gan yr efelychydd ModelSim * - Intel FPGA Edition y gallu i efelychu'r craidd IP hwn. Rhaid i chi ddefnyddio efelychydd ModelSim arall a gefnogir fel ModelSim SE. |
| NCSim | Yn y llinell orchymyn, teipiwch sh run_ncsim.sh |
| VCS | Yn y llinell orchymyn, teipiwch sh run_vcs.sh |
| Xceliwm | Yn y llinell orchymyn, teipiwch sh run_xcelium.sh |
Mae'r rhediad prawf llwyddiannus yn dangos allbwn sy'n cadarnhau'r ymddygiad canlynol
- Aros am cloc RX i setlo
- Argraffu statws PHY
- Anfon 10 pecyn
- Yn derbyn 10 pecyn
- Yn dangos “Testbench wedi'i chwblhau.”
Mae'r sampMae'r allbwn yn dangos rhediad prawf efelychu llwyddiannus
- Mae cloc #cyf yn cael ei redeg ar 625 MHz felly gellir defnyddio rhifau cyfan ar gyfer pob cyfnod cloc.
- #Lluosi amleddau a adroddir erbyn 33/32 i gael amlder cloc gwirioneddol.
- # Aros am aliniad RX
- #RX desgiw dan glo
- Aliniad lôn #RX wedi'i gloi
- #TX wedi'i alluogi
- #**Anfon Pecyn 1…
- #**Anfon Pecyn 2…
- #**Anfon Pecyn 3…
- #**Anfon Pecyn 4…
- #**Anfon Pecyn 5…
- #**Anfon Pecyn 6…
- #**Anfon Pecyn 7…
- #** Wedi derbyn Pecyn 1…
- #**Anfon Pecyn 8…
- #** Wedi derbyn Pecyn 2…
- #**Anfon Pecyn 9…
- #** Wedi derbyn Pecyn 3…
- #**Anfon Pecyn 10…
- #** Wedi derbyn Pecyn 4…
- #** Wedi derbyn Pecyn 5…
- #** Wedi derbyn Pecyn 6…
- #** Wedi derbyn Pecyn 7…
- #** Wedi derbyn Pecyn 8…
- #** Wedi derbyn Pecyn 9…
- #** Wedi derbyn Pecyn 10…
- #**
- #** Testbench wedi'i chwblhau.
- #**
- #****************************************
Llunio a Ffurfweddu'r Dyluniad Example mewn Caledwedd
I lunio'r dyluniad caledwedd example a'i ffurfweddu ar eich dyfais Arria 10 GT, dilynwch y camau hyn
- Sicrhau dyluniad caledwedd example genhedlaeth yn gyflawn.
- Yn y meddalwedd Intel Quartus Prime, agorwch brosiect Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Cyn llunio, sicrhewch eich bod wedi gweithredu'r ateb o'r Ateb KDB Sut ydw i'n gwneud iawn am y jitter o rhaeadru PLL neu lwybr cloc heb ei neilltuo ar gyfer cloc cyfeirio Arria 10 PLL? os yw'n berthnasol ar gyfer eich rhyddhau meddalwedd.
- Ar y ddewislen Prosesu, cliciwch ar Start Compilation.
- Ar ôl i chi gynhyrchu gwrthrych SRAM file .sof, dilynwch y camau hyn i raglennu'r dyluniad caledwedd exampar ddyfais Arria 10:
- Ar y ddewislen Offer, cliciwch Rhaglennydd.
- Yn y Rhaglennydd, cliciwch Gosod Caledwedd.
- Dewiswch ddyfais rhaglennu.
- Dewiswch ac ychwanegwch fwrdd Arria 10 GT gydag ail-amserydd 25G i'ch sesiwn Intel Quartus Prime.
- Sicrhewch fod y Modd wedi'i osod i JTAG.
- Dewiswch y ddyfais Arria 10 a chliciwch Ychwanegu Dyfais. Mae'r Rhaglennydd yn dangos diagram bloc o'r cysylltiadau rhwng y dyfeisiau ar eich bwrdd.
- Yn y rhes gyda'ch .sof, gwiriwch y blwch ar gyfer y .sof.
- Ticiwch y blwch yn y golofn Rhaglen/Ffurfweddu.
- Cliciwch Cychwyn
Nodyn: Mae'r dyluniad hwn yn gynample yn targedu'r ddyfais Arria 10 GT. Cysylltwch â'ch cynrychiolydd Intel FPGA i holi am blatfform sy'n addas i redeg y caledwedd hwn cynample
Gwybodaeth Gysylltiedig
- Ateb KDB: Sut ydw i'n gwneud iawn am y jitter o raeadru PLL neu lwybr cloc heb ei neilltuo ar gyfer cloc cyfeirio Arria 10 PLL?
- Casgliad Cynyddrannol ar gyfer Dylunio Hierarchaidd a Seiliedig ar Dîm
- Rhaglennu Dyfeisiau FPGA Intel
Profi'r Dylunio Caledwedd 50GbE Example
Ar ôl i chi lunio'r dyluniad craidd IP 50GbE example a'i ffurfweddu ar eich dyfais Arria 10 GT, gallwch ddefnyddio'r Consol System i raglennu'r craidd IP a'i gofrestrau craidd IP PHY brodorol wedi'u mewnosod. I droi'r Consol System ymlaen a phrofi'r dyluniad caledwedd example, dilynwch y camau hyn:
- Ar ôl y dyluniad caledwedd example wedi'i ffurfweddu ar y ddyfais Arria 10, yn y meddalwedd Intel Quartus Prime, ar y ddewislen Tools, cliciwch System Debugging Tools ➤ System Console.
- Yn y cwarel Tcl Console, teipiwch cd hwtest i newid cyfeiriadur iddoample_dir>/hardware_test_design/hwtest.
- Teipiwch ffynhonnell main.tcl i agor cysylltiad â'r JTAG meistr.
Gallwch raglennu'r craidd IP gyda'r dyluniad canlynol cynample gorchmynion
- chkphy_status: Yn dangos yr amleddau cloc a statws clo PHY.
- start_pkt_gen : Yn cychwyn y generadur pecyn.
- stop_pkt_gen : Yn stopio'r generadur pecyn.
- loop_on: Yn troi loopback cyfresol mewnol ymlaen
- loop_off: Yn diffodd loopback cyfresol mewnol.
- reg_darllen : Yn dychwelyd gwerth y gofrestr craidd IP yn .
- reg_ysgrifennu : Yn ysgrifennu i'r gofrestr graidd IP yn y cyfeiriad .
Gwybodaeth Gysylltiedig
- 50GbE Dylunio Cynample Cofrestrau ar dudalen 13 Cofrestru map ar gyfer dylunio caledwedd example.
- Dadansoddi a Dadfygio Dyluniadau gyda Consol System
Dylunio Cynample Disgrifiad
Mae'r dyluniad cynampMae le yn dangos swyddogaethau'r craidd 50GbE gyda rhyngwyneb transceiver yn cydymffurfio â manyleb CAUI-802.3 safonol IEEE 4ba. Gallwch chi gynhyrchu'r dyluniad o'r Example Dylunio tab yn y golygydd paramedr 50GbE. I gynhyrchu'r dyluniad example, yn gyntaf rhaid i chi osod y gwerthoedd paramedr ar gyfer yr amrywiad craidd IP rydych chi'n bwriadu ei gynhyrchu yn eich cynnyrch terfynol. Cynhyrchu'r dyluniad exampmae le yn creu copi o'r craidd IP; y fainc brawf a dylunio caledwedd exampdefnyddiwn yr amrywiad hwn fel y DUT. Os na fyddwch yn gosod y gwerthoedd paramedr ar gyfer y DUT i gyd-fynd â'r gwerthoedd paramedr yn eich cynnyrch terfynol, mae'r dyluniad exampNid yw le rydych chi'n ei gynhyrchu yn arfer yr amrywiad craidd IP rydych chi'n ei fwriadu.
Nodyn: Mae'r fainc brawf yn dangos prawf sylfaenol o'r craidd IP. Ni fwriedir iddo gymryd lle amgylchedd dilysu llawn. Rhaid i chi wneud gwiriad mwy helaeth o'ch dyluniad 50GbE eich hun mewn efelychiad ac mewn caledwedd.
Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Craidd Intel Arria® 10 50Gbps Ethernet IP
Dylunio Cynample Ymddygiad
Mae'r fainc brawf yn anfon traffig trwy'r craidd IP, gan ymarfer yr ochr drosglwyddo ac ochr derbyn y craidd IP. Yn y dyluniad caledwedd exampLe, gallwch chi raglennu'r craidd IP yn y modd dolennu cyfresol mewnol a chynhyrchu traffig ar yr ochr drosglwyddo sy'n dolennu'n ôl drwy'r ochr dderbyn.
Dylunio Cynample Arwyddion Rhyngwyneb
Mae'r fainc brawf 50GbE yn hunangynhwysol ac nid oes angen i chi yrru unrhyw signalau mewnbwn.
Tabl 4. Dylunio Caledwedd 50GbE Example Arwyddion Rhyngwyneb
| Arwydd | Cyfeiriad | Sylwadau |
|
clk50 |
Mewnbwn |
Gyrrwch ar 50 MHz. Y bwriad yw gyrru hwn o osgiliadur 50 Mhz ar y bwrdd. |
| clk_ref | Mewnbwn | Gyrrwch ar 644.53125 MHz. |
|
cpu_resetn |
Mewnbwn |
Yn ailosod y craidd IP. Egnïol isel. Yn gyrru'r ailosodiad caled byd-eang csr_reset_n i'r craidd IP. |
| parhad… | ||
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
| Arwydd | Cyfeiriad | Sylwadau |
| tx_cyfres[1:0] | Allbwn | Data cyfresol allbwn PHY transceiver. |
| rx_cyfres[1:0] | Mewnbwn | Transceiver PHY mewnbwn data cyfresol. |
|
defnyddiwr_arwain[7:0] |
Allbwn |
Arwyddion statws. Mae'r dyluniad caledwedd exampMae le yn cysylltu'r darnau hyn i yrru LEDs ar y bwrdd targed. Mae darnau unigol yn adlewyrchu'r gwerthoedd signal a'r ymddygiad cloc canlynol:
• [0]: Prif signal ailosod i graidd IP • [1]: Fersiwn wedi'i rannu o clk_ref • [2]: Fersiwn wedi'i rannu o clk50 • [3]: Fersiwn wedi'i rannu o'r cloc statws 100 MHz • [4]: tx_lanes_stabl • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Gwybodaeth Gysylltiedig
Rhyngwynebau a Disgrifiadau Signalau Yn darparu disgrifiadau manwl o'r signalau craidd IP 50GbE a'r rhyngwynebau y maent yn perthyn iddynt.
50GbE Dylunio Cynample Cofrestrau
Tabl 5. Dylunio Caledwedd 50GbE Example Cofrestru Map
Yn rhestru ystodau'r gofrestr wedi'i mapio â chof ar gyfer y dyluniad caledwedd example. Rydych chi'n cyrchu'r cofrestrau hyn gyda'r swyddogaethau reg_read a reg_write yn y Consol System.
| Gwrthbwyso Geiriau | Categori Cofrestru |
| 0x300–0x5FF | Cofrestrau craidd IP 50GbE. |
| 0x4000–0x4C00 | Arria 10 cofrestr ad-drefnu deinamig. Cyfeiriad sylfaen y gofrestr yw 0x4000 ar gyfer Lane 0 a 0x4400 ar gyfer Lane 1. |
Gwybodaeth Gysylltiedig
- Profi'r Dylunio Caledwedd 50GbE Example ar dudalen 11 Gorchmynion Consol System i gael mynediad at y craidd IP a'r cofrestrau PHY Brodorol.
- Disgrifiadau Cofrestr Rheolaeth a Statws 50GbE Yn disgrifio'r cofrestrau craidd IP 50GbE.
Hanes Adolygu Dogfen
Tabl 6. 50G Ethernet Design Example Hanes Adolygu Canllaw Defnyddwyr
| Dyddiad | Rhyddhau | Newidiadau |
| 2019.04.03 | 17.0 | Ychwanegwyd y gorchymyn i redeg efelychiadau Xcelium. |
|
2017.11.08 |
17.0 |
Ychwanegwyd dolen i KDB Answer sy'n darparu datrysiad ar gyfer jitter posibl ar ddyfeisiau Intel Arria® 10 oherwydd rhaeadru ATX PLLs yn y craidd IP.
Cyfeiriwch at Cynhyrchu'r Dyluniad Example ar dudalen 7 a Llunio a Ffurfweddu'r Dyluniad Example mewn Caledwedd ar dudalen 10. Mae'r dyluniad hwn yn gynampNid yw'r canllaw defnyddiwr wedi'i ddiweddaru i adlewyrchu Nodyn: mân newidiadau mewn cynhyrchu dyluniad mewn datganiadau Intel Quartus Prime yn ddiweddarach na rhyddhau meddalwedd Intel Quartus Prime v17.0. |
| 2017.05.08 | 17.0 | Datganiad cyhoeddus cychwynnol. |
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Dogfennau / Adnoddau
 |
Intel 50G Ethernet Design Example [pdfCanllaw Defnyddiwr 50G Ethernet Dylunio Cynample, 50G, Ethernet Design Example, Dyluniad Example |
